計(jì)算機(jī)組成原理參考答案[共16頁]

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1、紅色標(biāo)記為找到了的參考答案，問答題比較全，綠色標(biāo)記為個(gè)人做的，僅供參考！ 第一章 計(jì)算機(jī)系統(tǒng)概述 1. 目前的計(jì)算機(jī)中，代碼形式是______。 A．指令以二進(jìn)制形式存放，數(shù)據(jù)以十進(jìn)制形式存放 B．指令以十進(jìn)制形式存放，數(shù)據(jù)以二進(jìn)制形式存放 C．指令和數(shù)據(jù)都以二進(jìn)制形式存放 D．指令和數(shù)據(jù)都以十進(jìn)制形式存放 2. 完整的計(jì)算機(jī)系統(tǒng)應(yīng)包括______。 A. 運(yùn)算器、存儲(chǔ)器、控制器 B. 外部設(shè)備和主機(jī) C. 主機(jī)和實(shí)用程序 D. 配套的硬件設(shè)備和軟件系統(tǒng) 3. 目前我們所說的個(gè)人臺(tái)式商用機(jī)屬于______。 A.巨型機(jī) B.中型機(jī) C.

2、小型機(jī) D.微型機(jī) 4. Intel80486是32位微處理器，Pentium是______位微處理器。 Ａ．１６　　　?。拢常病　　　。茫矗浮　　　。模叮? 5. 下列______屬于應(yīng)用軟件。 A. 操作系統(tǒng) B. 編譯系統(tǒng) C. 連接程序 D.文本處理 6. 目前的計(jì)算機(jī)，從原理上講______。 A.指令以二進(jìn)制形式存放，數(shù)據(jù)以十進(jìn)制形式存放 B.指令以十進(jìn)制形式存放，數(shù)據(jù)以二進(jìn)制形式存放 C.指令和數(shù)據(jù)都以二進(jìn)制形式存放 D.指令和數(shù)據(jù)都以十進(jìn)制形式存放 7. 計(jì)算機(jī)問世至今，新型機(jī)器不斷推陳出新，不管怎樣更新，依然保有“存儲(chǔ)程序”的概

3、念，最早提出這種概念的是______。 A.巴貝奇 B.馮. 諾依曼 C.帕斯卡 D.貝爾 8.通常劃分計(jì)算機(jī)發(fā)展時(shí)代是以（）為標(biāo)準(zhǔn) A.所用的電子器件 B.運(yùn)算速度 C.計(jì)算機(jī)結(jié)構(gòu) D.所有語言 9.到目前為止，計(jì)算機(jī)中所有的信息任以二進(jìn)制方式表示的理由是（） A.節(jié)約原件 B.運(yùn)算速度快 C.由物理器件的性能決定 D.信息處理方便 10.馮.諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲(chǔ)器中，CPU區(qū)分它們的依據(jù)是（） A.指令操作碼的譯碼結(jié)果 B.指令和數(shù)據(jù)的尋址方式 C.指令周期

4、的不同階段 D.指令和數(shù)據(jù)所在的存儲(chǔ)單元 11.計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)通常分為微程序機(jī)器層、機(jī)器語言層、操作系統(tǒng)層、匯編語言機(jī)器層和高級(jí)語言機(jī)器層。層次之間的依存關(guān)系為（） A.上下層都無關(guān) B.上一層實(shí)現(xiàn)對(duì)下一層的功能擴(kuò)展，而下一層與上一層無關(guān) C.上一層實(shí)現(xiàn)對(duì)下一層的功能擴(kuò)展，而下一層是實(shí)現(xiàn)上一層的基礎(chǔ) D.上一層與下一層無關(guān)，而下一層是實(shí)現(xiàn)上一層的基礎(chǔ) 12.指令流通常是（） A.從主存流向控制器 B.從控制器流向主存 C.從控制器流向控制器 D.從主存流向主存 13.以下敘述中正確的是（） A.寄存器的設(shè)置對(duì)匯

5、編語言程序是透明的 B.實(shí)際應(yīng)用程序的預(yù)測(cè)結(jié)果能夠全面代表計(jì)算機(jī)的性能 C.系列機(jī)的基本特征是指令系統(tǒng)向后兼容 D.軟件和硬件在邏輯功能上是等價(jià)的 14.存儲(chǔ)A.__程序____并按B.__地址____順序執(zhí)行,這是馮?諾依曼型計(jì)算機(jī)的工作原理。 15.有一臺(tái)40MHz的處理器執(zhí)行標(biāo)準(zhǔn)測(cè)試程序，它包含的混合指令數(shù)和響應(yīng)所需的時(shí)鐘周期見表1-1.求有效的CPI、MIPS速率和程序的執(zhí)行時(shí)間（I為程序執(zhí)行的條數(shù)） 指令類型 CPI 指令混合比 算術(shù)和邏輯 1 60% 高速緩存命中的訪存 2 18% 轉(zhuǎn)移 4 12% 高速

6、緩存失敗的訪存 8 10% 16.兩臺(tái)計(jì)算機(jī)A和B采用不同主頻的CPU，而片內(nèi)邏輯電路相同。 （1）若A機(jī)的主頻為8MHz，B機(jī)為12MHz，則兩機(jī)的CPU時(shí)鐘周期各為多少？ （2）如果A機(jī)的平均指令執(zhí)行速度為0.4MIPS，那么A機(jī)的平均指令執(zhí)行時(shí)間是多少？ （3）B機(jī)的平均指令執(zhí)行速度MIPS是多少？ 第二章 數(shù)據(jù)的表示和運(yùn)算 1. 算術(shù)右移指令執(zhí)行的操作是______。 A．符號(hào)位填0，并順次右移1位，最低位移至進(jìn)位標(biāo)志位 B．符號(hào)位不變，并順次右移1位，最低位移至進(jìn)位標(biāo)志位 C．進(jìn)位標(biāo)志位移至符號(hào)位，順次右移1位，最低位移至進(jìn)位標(biāo)志位 D．符號(hào)

7、位填1，并順次右移1位，最低位移至進(jìn)位標(biāo)志位 2. 定點(diǎn)16位字長(zhǎng)的字，采用2的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范圍是______。 A．-215 ─215-1 B．-215-1─215-1 C．-215+1─215 D．-215─215 3. 設(shè)寄存器位數(shù)為8位，機(jī)器數(shù)采用補(bǔ)碼形式（一位符號(hào)位），對(duì)應(yīng)于十進(jìn)制數(shù)-27，寄存器內(nèi)為______。 A．（27）16 B．（9B）16 C．（E5）16 D．（5A）16 4. 機(jī)器數(shù)______中,零的表示形式是唯一的。 A. 原碼 B. 補(bǔ)碼

8、 C. 移碼 D. 反碼 5. 已知X<0且[X]原 = X0.X1X2…Xn，則[X]補(bǔ)可通過______求得。 A．各位求反，末位加1 B．求補(bǔ) C．除X0外求補(bǔ) D．[X]反-1 6. 設(shè)［X］補(bǔ)=1.x1x2x3x4,當(dāng)滿足______時(shí)，X > -1/2成立。 Ａ．x1必須為1，x2x3x4至少有一個(gè)為1 Ｂ．x1必須為1，x2x3x4任意 Ｃ．x1必須為0，x2x3x4至少有一個(gè)為1 Ｄ．x1必須為0，x2x3x4任意 7. （2000）10化成十六進(jìn)制數(shù)是______。 A．

9、（7CD）16 B。（7D0）16 C。（7E0）16 D。（7FO）16 8. 用32位字長(zhǎng)（其中1位符號(hào)位）表示定點(diǎn)小數(shù)時(shí)，所能表示的數(shù)值范圍是______。 A. 0≤│N|≤1-2-32 B. 0≤│N|≤1-2-31 C. 0≤│N|≤1-2-30 D. 0≤│N|≤1-2-29 9. 下列數(shù)中最小的數(shù)為______。 A. （101001）2 B. （52）8 C. （101001）BCD

10、D. （233）16 10. 下列數(shù)中最大的數(shù)是______。 A．（10011001）2 B。（227）8 C。（98）16 D。（152）10 11. ______表示法主要用于表示浮點(diǎn)數(shù)中的階碼。 A. 原碼 B. 補(bǔ)碼 C. 反碼 D. 移碼 12. 在小型或微型計(jì)算機(jī)里，普遍采用的字符編碼是______。 A. BCD碼 B. 16進(jìn)制 C. 格雷碼 D. ASCⅡ碼 13. 下列有關(guān)運(yùn)算器的描述中，______是正確的。 A.只做算術(shù)運(yùn)算，不做邏輯運(yùn)算

11、 B. 只做加法 C.能暫時(shí)存放運(yùn)算結(jié)果 D. 既做算術(shù)運(yùn)算，又做邏輯運(yùn)算 14、用1位奇偶效驗(yàn)?zāi)軝z測(cè)出1位主存錯(cuò)誤的百分比為（） A.0% B.100% C.50% D.無法計(jì)算 15.在CRC中，接收端檢測(cè)出某一位數(shù)據(jù)錯(cuò)誤后，糾正的方法是（ ） A.請(qǐng)求重發(fā) B.刪除數(shù)據(jù) C.通過余數(shù)值自行糾正 D.以上均可 16.“春”字的機(jī)內(nèi)碼為B4BAH，由此可以推算他在GB2312-80國(guó)家標(biāo)準(zhǔn)中所在的區(qū)號(hào)是（） A.19區(qū) B.20區(qū) C.3區(qū) D.35區(qū) 17.在大量數(shù)據(jù)傳送中常用且有效的

12、檢驗(yàn)法是（） A.海明碼 B.偶校驗(yàn) C.奇校驗(yàn) D.CRC校驗(yàn) 18、如果某單精度浮點(diǎn)數(shù)、某原碼、某補(bǔ)碼、某移碼的32位機(jī)器數(shù)均為0xF0000000。這些數(shù)從大到小的順序是（）。 A. 浮原補(bǔ)移 B. 浮移補(bǔ)原 C. 移原補(bǔ)浮 D. 移補(bǔ)原浮 19.計(jì)算機(jī)在進(jìn)行浮點(diǎn)數(shù)的加減運(yùn)算之前先進(jìn)行對(duì)階操作，若x的階碼大于y的階碼，則應(yīng)將（）。 A. x的階碼縮小至與y的階碼相同，且使x的尾數(shù)部分進(jìn)行算術(shù)左移 B. x的階碼縮小至與y的階碼相同，且使x的尾數(shù)部分進(jìn)行算術(shù)右移 C. y的階碼擴(kuò)大至與x的階碼相同，且使y的尾數(shù)部分進(jìn)行算術(shù)左移 D

13、. y的階碼擴(kuò)大至與x的階碼相同，且使y的尾數(shù)部分進(jìn)行算術(shù)右移 20. 移碼表示法主要用于表示浮點(diǎn)數(shù)的A.___階___碼，以利于比較兩個(gè)B.___指___數(shù)的大小和進(jìn)行C.___對(duì)階___操作。 21. 按IEEE754標(biāo)準(zhǔn)，一個(gè)浮點(diǎn)數(shù)由A.__數(shù)符S____、B.__階碼E____、C.__尾數(shù)m____三個(gè)域組成。 22. 漢字的A.___輸入碼___、B.___機(jī)內(nèi)碼___、C.___字模碼___是計(jì)算機(jī)用于漢字輸入、內(nèi)部處理、輸出三種不同用途的編碼。 23. 運(yùn)算器的兩個(gè)主要功能是：A.___邏輯運(yùn)算___，B.___算術(shù)運(yùn)算___。 24.一個(gè)定點(diǎn)數(shù)由A.___符號(hào)位_

14、__和B.___數(shù)值位___兩部分組成。 25.已知：X=0.1011,Y=－0.0101,求[X/2]補(bǔ),[X/4]補(bǔ)[－X]補(bǔ)及[Y/2]補(bǔ),[Y/4]補(bǔ)[－Y]補(bǔ) 以及CRC、海明碼、原碼1位乘法、補(bǔ)碼一位乘法的求解 解：[X]補(bǔ) = 0.1011 [X/2]補(bǔ) = 0.01011 [X/4]補(bǔ) = 0.001011 [－X]補(bǔ) = 1.0101 [Y] 補(bǔ) = 1.1011 [Y/2]補(bǔ) = 1.11011 [Y/4]補(bǔ) = 1.111011 [－Y]補(bǔ) = 0.0101 第三章 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 1. 計(jì)算機(jī)的存儲(chǔ)器系統(tǒng)是指______

15、。 A．RAM存儲(chǔ)器 B．ROM存儲(chǔ)器 C．主存儲(chǔ)器 D．主存儲(chǔ)器和外存儲(chǔ)器 2. 常用的虛擬存儲(chǔ)系統(tǒng)由______兩級(jí)存儲(chǔ)器組成。 A．主存—輔存 B．快存—主存 C．快存—輔存 D．通用寄存器—主存 3. 某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB，若按半字編址，它的尋址范圍是______。 A．0 ─ 4MB B．0 ─ 2MB C．0 ─ 2M D．0 ─ 1M 4. 存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備,它主要用來______。 A. 存放數(shù)據(jù) B. 存放程序 C. 存放數(shù)據(jù)和程序

16、 D. 存放微程序 5. 某計(jì)算機(jī)的字長(zhǎng)16位,它的存儲(chǔ)容量是64K,若按字編址,那么它的尋址范圍是 ______。 A. 0~64K B. 0~32K C. 0~64KB D. 0~32KB 6. 雙端口存儲(chǔ)器所以能高速進(jìn)行讀寫，是因?yàn)椴捎胈_____。 A．高速芯片 B．兩套相互獨(dú)立的讀寫電路 C．流水技術(shù) D．新型器件 7. 一個(gè)256KB的DRAM芯片，其地址線和數(shù)據(jù)線總和為 A．16 B．18 C．26 D．30 8. EPR

17、OM是指______。 A. 讀寫存儲(chǔ)器 B. 只讀存儲(chǔ)器 C. 可編程的只讀存儲(chǔ)器 D. 光擦除可編程的只讀存儲(chǔ)器 9. 在主存和CPU之間增加cache存儲(chǔ)器的目的是______。 A. 增加內(nèi)存容量 B. 提高內(nèi)存可靠性 C. 解決CPU和主存之間的速度匹配問題 D. 增加內(nèi)存容量，同時(shí)加快存取速度 10. 某單片機(jī)的系統(tǒng)程序，不允許用戶在執(zhí)行時(shí)改變，則可以選用______作為存儲(chǔ)芯片。 A. SRAM B

18、. 閃速存儲(chǔ)器 C. cache D.輔助存儲(chǔ)器 11.下列各類存儲(chǔ)器中，不采用隨機(jī)存取方式的是（）。 A. EPROM B. CD-ROM光盤，串行存取方式 C. DRAM D. SRAM 12.主存儲(chǔ)器速度的表示中，存取時(shí)間（Ta）和存取周期（Tc）的關(guān)系表述正確的是（）。 A. Ta > Tc B. Ta<Tc C. Ta = Tc D. Ta > Tc或者Ta < Tc ，根據(jù)不同存取方式和存取對(duì)象而定 13.若某存儲(chǔ)器存儲(chǔ)周期為250ns，每次讀出16位，則該存儲(chǔ)器的數(shù)據(jù)傳輸率是（）。 A. 4*1

19、06B/s B. 4MB/s C. 8*106B/s D. 8MB/s 解：計(jì)算的是存儲(chǔ)器的帶寬，每個(gè)存儲(chǔ)周期讀出16 bit=2B，故而數(shù)據(jù)傳輸率是2B/(250×10-9 s)，即8×106B/s。本題中8MB/s是8×1024×1024 B/s 14.某一SRAM芯片，其容量為1024*8位，除電源和接地線外，該芯片的引腳的最小數(shù)目為（）。 A. 21 B. 22 C. 23 D. 24 【A】 芯片容量為1024×8位，說明芯片容量為1024 B，且以字節(jié)為單位存取。也就是說地址線數(shù)要10位。而數(shù)據(jù)線要8 bit來

20、傳輸1字節(jié)。加上片選線和讀/寫控制線（讀控制為RD或OE），故而為10+8+1+1+1=21根線 15.DRAM的刷新是以（ ）為單位的。 A. 存儲(chǔ)單元 B.行 C.列 D.存儲(chǔ)字 16.下列有關(guān)RAM和ROM的敘述中，正確的是（）。 Ⅰ.RAM是易失性存儲(chǔ)器，ROM是非易失型存儲(chǔ)器 Ⅱ.RAM和ROM都是采用隨機(jī)存取的方式進(jìn)行信息訪問 Ⅲ.RAM和ROM都可用做Cache Ⅳ.RAM和ROM都需要刷新 A. 僅Ⅰ和Ⅱ B. 僅Ⅱ和Ⅲ C. 僅Ⅰ和Ⅱ和Ⅲ D.僅Ⅱ和Ⅲ和Ⅳ 【A】一般Cache采用高速的SRAM制作，比ROM速度快很多，因此III是錯(cuò)

21、誤的，用排除法即可選A。RAM需要刷新，而ROM不需要刷新。 17.在存儲(chǔ)器芯片中，地址譯碼采用雙譯碼方式是為了（）。 A. 擴(kuò)大尋址范圍 B. 減少存儲(chǔ)單元數(shù)目 C. 增加存儲(chǔ)單元數(shù)目 D. 減少存儲(chǔ)單元選通線數(shù)目 18.下列關(guān)于閃存（Flash Memory）的敘述中，錯(cuò)誤的是（ ）。 A. 信息可讀可寫，并且讀、寫速度一樣 B.存儲(chǔ)元由MOS管組成，是一種半導(dǎo)體存儲(chǔ)器 C.掉電后信息不丟失，是一種非易失性存儲(chǔ)器 D.采用隨機(jī)訪問方式，可替代計(jì)算機(jī)外部存儲(chǔ)器 19.某計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址，主存地址空間大小為64MB，現(xiàn)用4M*8位的RA

22、M芯片組成32MB的主存儲(chǔ)器，則存儲(chǔ)器地址寄存器MAR的位數(shù)至少是（）。 A. 22位 B. 23位 C. 25位 D. 26位 按字節(jié)編址，64MB的主存地址空間，故而MAR的尋址范圍是64M，故而是26位。而實(shí)際的主存的空間不能代表MAR的位數(shù) 20.若內(nèi)存地址區(qū)間為4000H~43FFH，每個(gè)存儲(chǔ)單元可存儲(chǔ)16位二進(jìn)制數(shù)，該內(nèi)存區(qū)域用4片存儲(chǔ)器芯片構(gòu)成，則構(gòu)成該內(nèi)存所用的存儲(chǔ)器芯片的容量是（）。 A. 512*16bit B. 256*8bit C. 256*16bit D. 1024*8bit 【C】 43FF-4000+1=400H，即內(nèi)存區(qū)域?yàn)?K個(gè)單元

23、，總?cè)萘繛?K×16?，F(xiàn)有4片存儲(chǔ)芯片構(gòu)成，則芯片容量為256×16bit 21.假設(shè)某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由Cache和主存組成，某程序執(zhí)行過程中訪存1000次，其中訪問Cache缺失（未命中）50次，則Cache的命中率是（ ）。 A. 5% B.9.5% C.50% D.95% 【D】命中率=Cache命中的次數(shù)/所有訪問次數(shù)，有了這個(gè)公式這道題就很容易計(jì)算出答案。要注意的一點(diǎn)是仔細(xì)審題，題中說的是缺失50次，而不是命中50次。仔細(xì)審題是做對(duì)題的第一步 22. 閃速存儲(chǔ)器能提供高性能、低功耗、高可靠性以及A.__瞬間啟動(dòng)____能力，因此作為B.__固態(tài)

24、盤____用于便攜式電腦中。 23. 主存儲(chǔ)器的性能指標(biāo)主要是A.__存儲(chǔ)容量____、B.__存儲(chǔ)時(shí)間____、存儲(chǔ)周期和存儲(chǔ)器帶寬。 24.CPU能直接訪問A._cache_____和B.__主存____,但不能直接訪問磁盤和光盤。 25.廣泛使用的A.___SRAM___和B.___DRAM___都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器，前者的速度比后者快，但集成度不如后者高。它們共同的缺點(diǎn)是C.__斷電后不能保存信息____。 26.什么是閃速存儲(chǔ)器？它有哪些特點(diǎn)？ 解：閃速存儲(chǔ)器是高密度、非易失性的讀/寫半導(dǎo)體存儲(chǔ)器。從原理上看，它屬于ROM型存儲(chǔ)器，但是它又可隨機(jī)改寫信息；從功能上看，它

25、又相當(dāng)于RAM，所以傳統(tǒng)ROM與RAM的定義和劃分已失去意義。因而它是一種全新的存儲(chǔ)器技術(shù)。 閃速存儲(chǔ)器的特點(diǎn)：（1）固有的非易失性，（2）廉價(jià)的高密度，（3）可直接執(zhí)行，（4）固態(tài)性能。 27.存儲(chǔ)器容量為32字，字長(zhǎng)64位，模塊數(shù)m = 8，用交叉方式進(jìn)行組織。存儲(chǔ)周期T = 200ns, 數(shù)據(jù)總線寬度為64位，總線傳輸周期τ = 50ns。問該存儲(chǔ)器的帶寬是多少？ 解：連續(xù)讀出 m=8 個(gè)字的信息量是：q = 64位×8 = 512位 連續(xù)讀出 8 個(gè)字所需的時(shí)間是：t = T + （m – 1）τ = 200 + 7×50 = 5.5×10-7s

26、 交叉存儲(chǔ)器的帶寬是: W = q/t = 512/（5.5×10-7s） ≈ 93×107 位/s 28. 有一個(gè)1024K×32位的存儲(chǔ)器，由128K×8位的DRAM構(gòu)成。 問：（1）總共需要多少DRAM芯片 （2）采用異步刷新，如果單元刷新間隔不超過8ms，則刷新信號(hào)周期是多少？ 解：（1）DRAM芯片容量為128K×8位 = 128KB 存儲(chǔ)器容量為1024K×32位 = 1024K×4B =4096KB 所需芯片數(shù) 4096KB÷128KB = 32片 （2）對(duì)于128K&#

27、215;8位的DRAM片子，選擇一行地址進(jìn)行刷新，取刷新地址A8—A0，則8ms內(nèi)進(jìn)行512個(gè)周期的刷新。按此周期數(shù)，512×4096 = 128KB，對(duì)一行上的4096個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新。采用異步刷新方式刷新信號(hào)的周期為 8ms÷512 = 15.6μs 29.提高存儲(chǔ)器速度可采用哪些措施，請(qǐng)說出至少五種措施。 答：①采用cache；②采用高速器件；③采用多體交叉存儲(chǔ)器；④采用雙端口存儲(chǔ)器；⑤采用相聯(lián)存儲(chǔ)器；⑥加長(zhǎng)存儲(chǔ)器字長(zhǎng)。 30.用16k×8位的SRAM芯片構(gòu)成64K×16位的存儲(chǔ)器，要求畫出該存儲(chǔ)器的組成邏輯框圖。 答：存儲(chǔ)器容量為64

28、K×16位，其地址線為16位（A15—A0），數(shù)據(jù)線也是16位（D15—D0） SRAM芯片容量為16K×8位，其地址線為14位，數(shù)據(jù)線為8位，因此組成存儲(chǔ)器時(shí)須字位同時(shí)擴(kuò)展。字?jǐn)U展采用2 ：4譯碼器，以16K為一個(gè)模塊，共4個(gè)模塊。位擴(kuò)展采用兩片串接。 圖C1.1 31.用64K*1位的DRAM芯片構(gòu)成256k*8位的存儲(chǔ)器，假定芯片內(nèi)部只有一個(gè)位平面?；卮笕缦聠栴}： （1）計(jì)算所需芯片數(shù) （2）采用異步刷新方式，如每單元刷新間隔不超過2ms，則刷新信號(hào)周期是多少？ （3）如采用集中刷新方式，存儲(chǔ)器刷新一次需要用多少讀/寫周期？ 第四

29、章 指令系統(tǒng) 1.用于對(duì)某個(gè)存儲(chǔ)器中操作數(shù)的尋址方式稱為______尋址。 A. 直接 B. 間接 C. 寄存器直接 D. 寄存器間接 2.程序控制類指令的功能______。 A. 進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算 B. 進(jìn)行主存和CPU之間的數(shù)據(jù)傳送 C. 進(jìn)行CPU和I/O設(shè)備之間的數(shù)據(jù)傳送 D. 改變程序執(zhí)行的順序 3. 單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)數(shù)常需采用______。 A．堆棧尋址方式 B．立即尋址方式 C．隱含尋址方式 D．間接尋

30、址方式 4.指令系統(tǒng)中采用不同尋址方式的目的是（）。 A. 提供擴(kuò)展操作碼的可能并降低指令譯碼難度 B. 可縮短指令字長(zhǎng)，擴(kuò)大尋址空間，提高編程的靈活性 C. 實(shí)現(xiàn)程序控制 D. 三者都正確 5.某機(jī)器指令字長(zhǎng)為16位，主存按字節(jié)編址，取指令時(shí)，每取一個(gè)字節(jié)PC自動(dòng)加1。當(dāng)前指令地址為2000H，指令內(nèi)容為相對(duì)尋址的無條件轉(zhuǎn)移指令，指令中的形式地址為40H。那么取指令后及指令執(zhí)行后PC內(nèi)容為（）。 A. 2000H，2042H B. 2002H，2040H C. 2002H，2042H D. 2000H，2040H 6. 在指令的地址字段中，直接

31、指出操作數(shù)本身的尋址方式，稱為______。 A. 隱含尋址 B. 立即尋址 C. 寄存器尋址 D. 直接尋址 7.下列關(guān)于ＲＩＳＣ說法中，錯(cuò)誤的是（）。 A. ＲＩＳＣ普遍采用微程序控制器 B. ＲＩＳＣ大多數(shù)指令在一個(gè)時(shí)鐘周期內(nèi)完成 C. ＲＩＳＣ的內(nèi)部通用寄存器數(shù)量相對(duì)ＣＩＳＣ多 D. ＲＩＳＣ的指令數(shù)、尋址方式和指令合適種類相對(duì)于ＣＩＳＣ少 8.假設(shè)寄存器R中的數(shù)值為200，主存地址為200和300的地址單元中存放的內(nèi)容分別為300和400，則（）方式下訪問到的操作數(shù)為200。 A. 直接尋址200 B. 寄存器間接尋址

32、（R） C. 存儲(chǔ)器間接尋址（200） D. 寄存器尋址R 9.指令格式是指令用A._二進(jìn)制代碼__表示的結(jié)構(gòu)形式,通常格式中由操作碼字段和B.__地址碼____字段組成。 10.條件轉(zhuǎn)移、無條件轉(zhuǎn)移、轉(zhuǎn)子程序、返主程序、中斷返回指令都屬于A.__程序控制____類指令，11.這類指令在指令格式中所表示的地址不是B.__操作數(shù)____的地址，而是C.__下一條指令____的地址。 RISC機(jī)器一定是A.___流水____CPU,但后者不一定是RISC機(jī)器,奔騰機(jī)屬于B.__CISC_機(jī)器。 12. 堆棧是一種特殊的A.___數(shù)據(jù)___尋址方式，它采用B.___先進(jìn)后出___原理。

33、按構(gòu)造不同，分為寄存器堆棧和C.___存儲(chǔ)器___堆棧。 13.若機(jī)器字長(zhǎng)36位，采用三地址格式訪存指令，共完成54種操作，操作數(shù)可在1K地址范圍內(nèi)尋找，畫出該機(jī)器的指令格式。 答：操作碼需用6位，操作數(shù)地址碼需用10位。格式如下 6 10 10 10 OP D1 D2 D3 OP:操作碼6位 D1 ：第一操作數(shù)地址，10位 D2 ：第二操作數(shù)地址，10位 D3 ：第三操作數(shù)地址，10位 14.用16k×8位的SRAM芯片構(gòu)成64K×

34、;16位的存儲(chǔ)器，要求畫出該存儲(chǔ)器的組成邏輯框圖。 答：存儲(chǔ)器容量為64K×16位，其地址線為16位（A15—A0），數(shù)據(jù)線也是16位（D15—D0） SRAM芯片容量為16K×8位，其地址線為14位，數(shù)據(jù)線為8位，因此組成存儲(chǔ)器時(shí)須字位同時(shí)擴(kuò)展。字?jǐn)U展采用2 ：4譯碼器，以16K為一個(gè)模塊，共4個(gè)模塊。位擴(kuò)展采用兩片串接。 圖C1.1 15.指令格式結(jié)構(gòu)如下所示，試分析指令格式特點(diǎn)。 15 12 11 9 8 6 5 3 2 0

35、 OP 尋址方式 寄存器 尋址方式 寄存器 源地址 目標(biāo)地址 答：（1）OP字段指定16種操作 （2）單字長(zhǎng)二地址指令 （3）每個(gè)操作數(shù)可以指定8種尋址方式 （4）操作數(shù)可以是RR型、RS型、SS型 16.若機(jī)器字長(zhǎng)36位，采用三地址格式訪存指令，共完成54種操作，操作數(shù)可在1K地址范圍內(nèi)尋找，畫出該機(jī)器的指令格式。 答：操作碼需用6位，操作數(shù)地址碼需用10位。格式如下 6

36、10 10 10 OP D1 D2 D3 OP:操作碼6位 D1 ：第一操作數(shù)地址，10位 D2 ：第二操作數(shù)地址，10位 D3 ：第三操作數(shù)地址，10位 第五章 中央處理器 1.為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的方式是采用______。 A. 通用寄存器 B. 堆棧 C. 存儲(chǔ)器 D. 外存 2. 描述流水CPU基本概念中，正確表述的句子是______。 A. 流水CPU是以空間并行性為原理構(gòu)造的處理

37、器 B. 流水CPU一定是RISC機(jī)器 C. 流水CPU一定是多媒體CPU D. 流水CPU是一種非常經(jīng)濟(jì)而實(shí)用的時(shí)間并行技術(shù) 3. 由于CPU內(nèi)部的操作速度較快，而CPU訪問一次主存所花的時(shí)間較長(zhǎng)，因此機(jī)器周期通常用______來規(guī)定。 A．主存中讀取一個(gè)指令字的最短時(shí)間 B．主存中讀取一個(gè)數(shù)據(jù)字的最長(zhǎng)時(shí)間 C．主存中寫入一個(gè)數(shù)據(jù)字的平均時(shí)間 D．主存中取一個(gè)數(shù)據(jù)字的平均時(shí)間 4. 微程序控制器中，機(jī)器指令與微指令的關(guān)系是______。 A．每一條機(jī)器指令由一般微指令編成的微程序來解釋執(zhí)行 B．每一條機(jī)器指令由一條微指令來執(zhí)行 C．一段機(jī)器指令組

38、成的程序可由一條微指令來執(zhí)行 D．一條微指令由若干條機(jī)器指令組成 5. 指令周期是指______。 A．CPU從主存取出一條指令的時(shí)間 B．CPU執(zhí)行一條指令的時(shí)間 C．CPU從主存取出一條指令加上執(zhí)行這條指令的時(shí)間 D．時(shí)鐘周期時(shí)間 6. 中斷向量地址是______。 A．子程序入口地址 B．中斷服務(wù)例行程序入口地址 C．中斷服務(wù)例行程序入口地址的指示器 D．中斷返回地址 7. CPU主要包括______。 A.控制器 B.控制器、 運(yùn)算器、cache C.運(yùn)算器和主存 D.控制器、ALU和主

39、存 1. 下列寄存器中，匯編語言程序員可見的是（） A.存儲(chǔ)器地址寄存器(MAR) B.程序計(jì)數(shù)器(PC) C.存儲(chǔ)區(qū)數(shù)據(jù)寄存器(MDR) D.指令寄存器(IR) 5. 在一條無條件跳轉(zhuǎn)指令的指令周期內(nèi)，PC的值被修改（）次 A.1 B.2 C.3 D.無法確定 7.以下關(guān)于計(jì)算機(jī)系統(tǒng)中的概念，正確的是（）。 Ⅰ.CPU中不包含地址譯碼器 Ⅱ.CPU中程序計(jì)數(shù)器中存放的是操作數(shù)地址 Ⅲ.CPU中決定指令執(zhí)行順序的是程序計(jì)數(shù)器 Ⅳ.在CPU中狀態(tài)寄存器對(duì)用戶是完全透明的 A. Ⅰ、Ⅲ B. Ⅲ、 Ⅳ C. Ⅱ、Ⅲ、 Ⅳ D. Ⅰ、Ⅲ

40、、 Ⅳ 8.計(jì)算機(jī)工作的最小時(shí)間周期是（）。 A. 時(shí)鐘周期 B. 指令周期 C. CPU周期 D. 工作脈沖 9.由于CPU內(nèi)部操作速度較快，而CPU訪問一次存儲(chǔ)器的時(shí)間較長(zhǎng)，因此機(jī)器周期通常由 （）來確定。 A.指令周期   B.存取周期   C.間址周期    D.中斷周期   10. 計(jì)算機(jī)的執(zhí)行速度與（）有關(guān)。 A.主頻  B.主頻、平均機(jī)器周期   C.主頻、平均機(jī)器周期 和平均指令周

41、期    D.都不對(duì)   11.硬布線控制器與微程序控制器相比（）。 A. 硬布線控制器的時(shí)序系統(tǒng)比較簡(jiǎn)單 B. 微程序控制器的時(shí)序系統(tǒng)比較簡(jiǎn)單 C. 兩者的時(shí)序系統(tǒng)復(fù)雜程度相同 D. 可能是硬布線控制器的時(shí)序系統(tǒng)比較簡(jiǎn)單，也可能是微程序控制器的時(shí)序系統(tǒng)比較簡(jiǎn)單 12. 微程序控制器中，控制部件向執(zhí)行部件發(fā)出的某個(gè)控制信號(hào)稱（ ）   A．微程序   B．微指令   C．微操作    D．微命令   13.下列描述流水CPU基本

42、概念正確的句子是（）。 A. 流水CPU是以空間并行性為原理構(gòu)造的處理器 B. 流水CPU一定是RISC機(jī)器 C. 流水CPU一定是多媒體CPU D. 流水CPU是一種非常經(jīng)濟(jì)而實(shí)用的時(shí)間并行技術(shù) 14.某計(jì)算機(jī)的指令流水線由四個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間（忽略各功能段之間的 緩存時(shí)間）分別是90ns、80ns、70ns和60ns，則該計(jì)算機(jī)的CPU時(shí)鐘周期至少是 （）。    A．90ns   B.80ns    C.70ns    D.60ns 15.說

43、明指令周期、機(jī)器周期、時(shí)鐘周期之間的關(guān)系。 答：指令周期是指取出并執(zhí)行一條指令的時(shí)間，指令周期常常用若干個(gè)CPU周期數(shù)來表示；CPU周期也稱為機(jī)器周期；而一個(gè)CPU周期又包含若干個(gè)時(shí)鐘周期（也稱節(jié)拍脈沖或T周期）。 16.CPU結(jié)構(gòu)如圖所示，其中一個(gè)累加寄存器AC，一個(gè)狀態(tài)條件寄存器和其它四個(gè)寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。 (1) 標(biāo)明圖中四個(gè)寄存器的名稱。 (2) 簡(jiǎn)述指令從主存取到控制器的數(shù)據(jù)通路。 (3) 數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存/取訪問的數(shù)據(jù)通路。 答：（1）a為數(shù)據(jù)緩沖寄存器DR，b為指令寄存器IR，c為主存地址寄存器AR，d為程序計(jì)數(shù)器

44、PC； （2）PC→AR→主存 → 緩沖寄存器DR → 指令寄存器IR → 操作控制器 （3）存儲(chǔ)器讀：M → DR → ALU → AC 存儲(chǔ)器寫：AC → DR → M 17.舉出三種中斷向量產(chǎn)生的方法。 答：（1）由編碼電路直接產(chǎn)生；（2）由硬件產(chǎn)生一個(gè)“偏移量”再加上CPU某寄存器里存放的基地址；（3）向量地址轉(zhuǎn)移法：由優(yōu)先級(jí)編碼電路產(chǎn)生對(duì)應(yīng)的固定地址碼，其地址中存放的是轉(zhuǎn)移指令通過轉(zhuǎn)移指令可以轉(zhuǎn)入設(shè)備各自的中斷服務(wù)程序入口。 18.用時(shí)空?qǐng)D法證明流水CPU比非流水CPU具有更高的吞吐率。 解： S1 S2

45、 S3 S4 WB EX ID IF 入→ (a)指令周期流程 圖C4.1 時(shí)空?qǐng)D法：假設(shè)指令周期包含四個(gè)子過程：取指令（IF）、指令譯碼（ID）、 執(zhí)行運(yùn)算（EX）、結(jié)果寫回（WB），每個(gè)子過程稱為過程段（Si），這樣，一個(gè)流水線由一系列串連的過程段組成。在統(tǒng)一時(shí)鐘信號(hào)控制下，數(shù)據(jù)從一個(gè)過程段流向相鄰的過程段。 圖C4.1（b）表示非流水CPU的時(shí)空?qǐng)D。由于上一條指

46、令的四個(gè)子過程全部執(zhí)行完畢后才能開始下一條指令，因此每隔4個(gè)單位時(shí)間才有一個(gè)輸出結(jié)果，即一條指令執(zhí)行結(jié)束。 圖C4.1（c）表示流水CPU的時(shí)空?qǐng)D。由于上一條指令與下一條指令的四個(gè)過程在時(shí)間上可以重疊執(zhí)行，因此，當(dāng)流水線滿載時(shí)，每一個(gè)單位時(shí)間就可以輸出一個(gè)結(jié)果，即執(zhí)行一條指令。 比較后發(fā)現(xiàn)：流水CPU在八個(gè)單位時(shí)間中執(zhí)行了5條指令，而非流水CPU僅執(zhí)行2條指令，因此流水CPU具有更強(qiáng)大的數(shù)據(jù)吞吐能力。 19.指令和數(shù)據(jù)均存放在內(nèi)存中，CPU如何從時(shí)間和空間上區(qū)分它們是指令還是數(shù)據(jù)？ 答：從時(shí)間上講，取指令時(shí)間發(fā)生在“取指周期”，取數(shù)據(jù)事件發(fā)生在“執(zhí)行周期”。從空間上講

47、，從內(nèi)存讀出指令流流向控制器（指令寄存器），從內(nèi)存讀出數(shù)據(jù)流流向運(yùn)算器（通用寄存器）。 20.CPU響應(yīng)中斷應(yīng)具備哪些條件？ 解：(1)在CPU內(nèi)部設(shè)置的中斷屏蔽觸發(fā)器必須是開放的。 (2)外設(shè)有中斷請(qǐng)求時(shí)，中斷請(qǐng)求觸發(fā)器必須處于“1”狀態(tài)，保持中斷請(qǐng)求信號(hào)。 (3)外設(shè)（接口）中斷允許觸發(fā)器必須為“1”，這樣才能把外設(shè)中斷請(qǐng)求送至CPU。 (4)當(dāng)上述三個(gè)條件具備時(shí)，CPU在現(xiàn)行指令結(jié)束的最后一個(gè)狀態(tài)周期響應(yīng)中斷。 答：四條件：（1）有中斷請(qǐng)求INTR；（2）CPU允許中斷（IF=1）；（3）無DMA請(qǐng)求DMAR;（4）一條指令執(zhí)行結(jié)束。 第六章 總線 1. 同步控制是_

48、_____。 A．只適用于CPU控制的方式 B．只適用于外圍設(shè)備控制的方式 C．由統(tǒng)一時(shí)序信號(hào)控制的方式 D．所有指令控制時(shí)間都相同的方式 2. 異步控制常用于______作為其主要控制方式。 A．在單總線結(jié)構(gòu)計(jì)算機(jī)中訪問主存與外圍設(shè)備時(shí) B．微型機(jī)的CPU控制中 C．組合邏輯控制的CPU中 D．微程序控制器中 3. 從信息流的傳送效率來看，______工作效率最低。 A．三總線系統(tǒng)吞吐量最強(qiáng) B．單總線系統(tǒng) C．雙總線系統(tǒng) D．多總線系統(tǒng) 4. 系統(tǒng)總線中地址線的功能是__

49、____。 A. 用于選擇主存單元地址 B. 用于選擇進(jìn)行信息傳輸?shù)脑O(shè)備 C. 用于選擇外存地址 D. 用于指定主存和I/O設(shè)備接口電路的地址 5. 多總線結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)采用______方法，對(duì)提高系統(tǒng)的吞吐率最有效。 A．多口存儲(chǔ)器 B．提高主存的速度 C．交叉編址多模存儲(chǔ)器 D．高速緩沖存儲(chǔ)器 6.在總線上，同一時(shí)刻（）。 A. 只能有一個(gè)主設(shè)備控制總線傳輸操作 B. 只能有一個(gè)從設(shè)備控制總線傳輸操作 C. 只能有一個(gè)主設(shè)備和一個(gè)從設(shè)備控制總線傳輸操作 D. 可能有多個(gè)主設(shè)備

50、控制總線傳輸操作 7.系統(tǒng)總線是用來連接（）。 A.寄存器和運(yùn)算器部件 B. 運(yùn)算器和控制器部件 C.CPU、主存和外部設(shè)備 D.接口和外部設(shè)備 8.在某計(jì)算機(jī)系統(tǒng)中，各個(gè)主設(shè)備得到總線使用權(quán)的機(jī)會(huì)基本相等，則該系統(tǒng)采用的總線判優(yōu)控制方式可能是（）。 Ⅰ.鏈路查詢方式 Ⅱ.計(jì)數(shù)器定時(shí)查詢方式 Ⅲ.獨(dú)立請(qǐng)求方式 A. 只能Ⅰ，其余都不可能 B. Ⅱ和Ⅲ都有可能，Ⅰ不可能 C. 只能Ⅱ，其余都不可能 D. Ⅰ、Ⅱ、Ⅲ都有可能 9.下列選項(xiàng)中的英文縮寫均為總線標(biāo)準(zhǔn)的是（） A. PCI、CRT、USB、EISA  

51、 B. ISA、CPI、VESA、EISA C. ISA、SCSI、RAM、MIPS   D. ISA、EISA、PCI、PCI-Express 10.下列總線標(biāo)準(zhǔn)中是串行總線的是 （）   A.PCI B.USB C.EISA  D.ISA 11.下列不屬于計(jì)算機(jī)局部總線的是（）。 A. VESA B. PCI C. AGP D. ISA系統(tǒng)總線 12.下列關(guān)于USB總線特征的描述中，錯(cuò)誤的是（） A. 可實(shí)現(xiàn)外設(shè)的即插即用和熱插拔  B. 可通過級(jí)聯(lián)方式連接多級(jí)外

52、設(shè) C. 是一種通信總線，可連接不同外設(shè) D. 同時(shí)可傳輸2位數(shù)據(jù)，數(shù)據(jù)傳輸率高 13. 為了解決多個(gè)A.__主設(shè)備____同時(shí)競(jìng)爭(zhēng)總線B._控制權(quán)__，必須具有C.總線仲裁_部件。 14.總線的一次信息傳送過程大致分哪幾個(gè)階段？若采用同步定時(shí)協(xié)議，畫出讀數(shù)據(jù)的同步時(shí)序圖。 答：分五個(gè)階段：總線請(qǐng)求，總線仲裁，尋址（目的地址），信息傳送，狀態(tài)返回（或錯(cuò)誤報(bào)告）。 時(shí)序圖： 圖C3.3 15.說明總線結(jié)構(gòu)對(duì)計(jì)算機(jī)系統(tǒng)性能的影響。 答：（1）最大存儲(chǔ)容量 單總線系統(tǒng)中，最大內(nèi)存容量必須小于由計(jì)算

53、機(jī)字長(zhǎng)所決定的可能的地址總線。 雙總線系統(tǒng)中，存儲(chǔ)容量不會(huì)受到外圍設(shè)備數(shù)量的影響 （2）指令系統(tǒng) 雙總線系統(tǒng)，必須有專門的I/O指令系統(tǒng) 單總線系統(tǒng)，訪問內(nèi)存和I/O使用相同指令 （3）吞吐量 總線數(shù)量越多，吞吐能力越大 16.某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，求總線帶寬是多少？ 解：設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)周期傳送的數(shù)據(jù)量用D表示，根據(jù)總線帶寬定義，有： Dr = D/T = D×f = 4B×33×106/s = 132MB/s 17.何

54、謂“總線仲裁”？一般采用何種策略進(jìn)行仲裁，簡(jiǎn)要說明它們的應(yīng)用環(huán)境。 解：連接到總線上的功能模塊有主動(dòng)和被動(dòng)兩種形態(tài)。主方可以啟動(dòng)一個(gè)總線周期，而從方只能響應(yīng)主方的請(qǐng)求。每次總線操作，只能有一個(gè)主方占用總線控制權(quán)，但同一時(shí)間里可以有一個(gè)或多個(gè)從方。 除CPU模塊外，I/O功能模塊也可以提出總線請(qǐng)求。為了解決多個(gè)主設(shè)備同時(shí)競(jìng)爭(zhēng)總線控制權(quán)，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。 一般來說，采用優(yōu)先級(jí)或公平策略進(jìn)行仲裁。在多處理器系統(tǒng)中對(duì)CPU模塊的總線請(qǐng)求采用公平原則處理，而對(duì)I/O模塊的總線請(qǐng)求采用優(yōu)先級(jí)策略。 18.試畫出三總線系統(tǒng)的結(jié)構(gòu)圖。 答：I/

55、O接口 I/O接口 IOP（通道） CPU 三總線結(jié)構(gòu)如下圖所示： 系統(tǒng)總線 內(nèi)存中線 內(nèi)存 內(nèi)存總線 I/O總線 圖C1.2 第七章 輸入/輸出系統(tǒng) 1.在集中式總線仲裁中,______方式對(duì)電路故障最敏感。 A. 鏈?zhǔn)讲樵? B. 計(jì)數(shù)器定時(shí)查詢 C. 獨(dú)立請(qǐng)求 2.周期挪用方式多用于______方式的輸入輸出中。 A. DMA B. 中斷 C. 程序傳送

56、 D. 通道 3.. CRT的顏色數(shù)為256色，則刷新存儲(chǔ)器每個(gè)單元的字長(zhǎng)是______。 A．256位 B．16位 C．8位 D．7位 4. 當(dāng)采用______對(duì)設(shè)備進(jìn)行編址情況下，不需要專門的I/O指令組。 A．統(tǒng)一編址法 B．單獨(dú)編址法 C．兩者都是 D．兩者都不是 5. 計(jì)算機(jī)的外圍設(shè)備是指______。 A．輸入/輸出設(shè)備 B．外存儲(chǔ)器 C．遠(yuǎn)程通信設(shè)備 D．除了CPU和內(nèi)存以外的其它設(shè)備 6. CRT的分辨率為1024×1024像素，像素顏色數(shù)為256，則刷

57、新存儲(chǔ)器的容量是______。 A．512KB B．1MB C．256KB D．2MB 7. 下述I/O控制方式中，主要由程序?qū)崿F(xiàn)的是______。 A. PPU(外圍處理機(jī))方式 B. 中斷方式 C. DMA方式 D. 通道方式 8. 采用DMA方式傳送數(shù)據(jù)時(shí)，每傳送一個(gè)數(shù)據(jù)要占用______的時(shí)間。 A. 一個(gè)指令周期 B. 一個(gè)機(jī)器周期 C. 一個(gè)時(shí)鐘周期 D. 一個(gè)存儲(chǔ)周期 9. PCI總線采用A.__集中式____仲裁方式，每一個(gè)PCI設(shè)備都有獨(dú)立的總線請(qǐng)求和總線授權(quán)兩條信號(hào)線與B.___中央仲裁器___相連。

58、 10. 直接內(nèi)存訪問（DMA）方式中，DMA控制器從CPU完全接管對(duì)A._總線__的控制，數(shù)據(jù)交換不經(jīng)過CPU,而直接在內(nèi)存和B.___I/O設(shè)備___之間進(jìn)行。 11、說明程序查詢方式與中斷方式各自的特點(diǎn) 答：程序查詢方式，數(shù)據(jù)在CPU和外圍設(shè)備之間的傳送完全靠計(jì)算機(jī)程序控制，優(yōu)點(diǎn)是硬件結(jié)構(gòu)比較簡(jiǎn)單，缺點(diǎn)是CPU效率低，中斷方式是外圍設(shè)備用來“主動(dòng)”通知CPU，準(zhǔn)備輸入輸出的一種方法，它節(jié)省了CPU時(shí)間，但硬件結(jié)構(gòu)相對(duì)復(fù)雜一些 12.什么是刷新存儲(chǔ)器？其存儲(chǔ)容量與什么因素有關(guān)？ 答：為了不斷提供刷新圖像的信號(hào)，必須把一幀圖像信息存儲(chǔ)在刷新存儲(chǔ)器，也叫視頻存儲(chǔ)器。其存儲(chǔ)容量由圖像灰度

59、級(jí)決定。分辨率越高，灰度級(jí)越多，刷新存儲(chǔ)器容量越大。 13.外圍設(shè)備的I/O控制方式分哪幾類？各具什么特點(diǎn)？ 答：外圍設(shè)備的I/O控制方式分類及特點(diǎn)： （1） 程序查詢方式：CPU的操作和外圍設(shè)備的操作能夠同步，而且硬件結(jié)構(gòu)比較簡(jiǎn)單 （2） 程序中斷方式：一般適用于隨機(jī)出現(xiàn)的服務(wù)，且一旦提出要求應(yīng)立即進(jìn)行，節(jié)省了CPU的時(shí)間，但硬件結(jié)構(gòu)相對(duì)復(fù)雜一些。 （3） 直接內(nèi)存訪問（DMA）方式：數(shù)據(jù)傳輸速度很高，傳輸速率僅受內(nèi)存訪問時(shí)間的限制。需更多硬件，適用于內(nèi)存和高速外設(shè)之間大批交換數(shù)據(jù)的場(chǎng)合。 （4） 通道方式：可以實(shí)現(xiàn)對(duì)外設(shè)的統(tǒng)一管理和外設(shè)與內(nèi)存之間的數(shù)據(jù)傳送，大大提高了CPU的工

60、作效率。 （5） 外圍處理機(jī)方式：通道方式的進(jìn)一步發(fā)展，基本上獨(dú)立于主機(jī)工作，結(jié)果更接近一般處理機(jī)。 14.某刷新存儲(chǔ)器所需的帶寬為160MB/S。實(shí)際工作時(shí)，顯示適配器的幾個(gè)功能部分要爭(zhēng)用刷存的帶寬。假定總帶寬的50%用于刷新屏幕，保留50%帶寬用于其他非刷新功能。問刷存總帶寬應(yīng)為多少？為達(dá)到這樣的刷存帶寬，應(yīng)采取何種技術(shù)措施？ 答：刷存總帶寬=160MB/S*100/50=320MB/S 為達(dá)到這樣高的刷存帶寬，可采用如下技術(shù)措施： ①使用高速DRAM芯片組成刷存； ②刷存采用多體交錯(cuò)結(jié)構(gòu)； ③刷存內(nèi)置顯示控制器的內(nèi)部總線寬度，由32位提高到64位，甚至到128位； ④刷存采用雙端口存儲(chǔ)器結(jié)構(gòu)，將刷新端口與更新端口分開。 15. 何謂CRT的顯示分辨率、灰度級(jí)？ 答：分辨率是指顯示器所能顯示的像素個(gè)數(shù)，像素個(gè)數(shù)越密，分辨率越高，圖像越清晰。 灰度級(jí)是指顯示器所顯示的像素點(diǎn)亮度的差別。顯示器的灰度級(jí)越多，顯示的圖像層次就越豐富逼真。