外部特性及總線技術(shù).ppt

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1、第 2 講,第2講 微處理器外部特性,教學(xué)重點(diǎn) 最小組態(tài)下的基本引腳和總線形成 最小組態(tài)下的總線時(shí)序,計(jì)劃學(xué)時(shí)數(shù)：4/46,2.1 8086(8)的引腳信號(hào)和總線形成,外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面： 引腳的功能 信號(hào)的流向 有效電平 三態(tài)能力,指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示,,信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的,,起作用的邏輯電平 高、低電平有效 上升、下降邊沿有效,,輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài),2.1.1 8086的兩種組態(tài)模式,兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng) 最小組態(tài)模式 構(gòu)成小

2、規(guī)模的應(yīng)用系統(tǒng) 8086本身提供所有的系統(tǒng)總線信號(hào) 最大組態(tài)模式 構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器8087 8086和總線控制器8288共同形成系統(tǒng)總線信號(hào),2.1.1 8086的兩種組態(tài)模式（續(xù)）,兩種組態(tài)利用MN/MX*引腳區(qū)別 MN/MX*接高電平為最小組態(tài)模式 MN/MX*接低電平為最大組態(tài)模式 兩種組態(tài)下的內(nèi)部操作并沒(méi)有區(qū)別,IBM PC/XT采用最大組態(tài) 我們以最小組態(tài)展開(kāi)基本原理,最小組態(tài) 用于單個(gè)微處理器組成的系統(tǒng)，由8086產(chǎn)生系統(tǒng)所需的全部控制信號(hào)。 最大組態(tài) 用于多處理器系統(tǒng)中，8086不直接提供控制信號(hào).控制信號(hào)主要由總線控制器8288形成,,1、 80

3、86的兩種組態(tài),1. 數(shù)據(jù)和地址引腳,AD7AD0（Address/Data） 地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài) 在訪問(wèn)存儲(chǔ)器或外設(shè)的總線操作周期中，這些引腳在第1個(gè)時(shí)鐘周期輸出存儲(chǔ)器或I/O端口的低8位地址A7A0 其他時(shí)間用于傳送8位數(shù)據(jù)D7D0,1. 數(shù)據(jù)和地址引腳（續(xù)1）,A15A8（Address） 中間8位地址引腳，輸出、三態(tài) 在訪問(wèn)存儲(chǔ)器或外設(shè)時(shí)，提供20位地址中中間8位的地址A15A8,1. 數(shù)據(jù)和地址引腳（續(xù)2）,A19/S6A16/S3（Address/Status） 地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài) 這些引腳在訪問(wèn)存儲(chǔ)器的第1個(gè)時(shí)鐘周期輸出高4位地址A19A16 在訪

4、問(wèn)外設(shè)的第1個(gè)時(shí)鐘周期全部輸出低電平（訪問(wèn)外設(shè)時(shí)不使用） 其他時(shí)間輸出狀態(tài)信號(hào)S6S3,2. 讀寫控制引腳,ALE（Address Latch Enable） 地址鎖存允許，輸出、三態(tài)、高電平有效 ALE引腳高有效時(shí)，表示復(fù)用引腳：AD7AD0和A19/S6A16/S3正在傳送地址信息 由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE信號(hào)將地址信息鎖存起來(lái),2. 讀寫控制引腳（續(xù)1）,IO/-M（Input and Output/Memory） I/O或存儲(chǔ)器訪問(wèn)，輸出、三態(tài) 該引腳輸出高電平時(shí)，表示CPU將訪問(wèn)I/O端口，這時(shí)地址總線A15A0提供16位I/O口地址 該引

5、腳輸出低電平時(shí)，表示CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線A19A0提供20位存儲(chǔ)器地址,2. 讀寫控制引腳（續(xù)2）,-WR（Write） 寫控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口 -RD（Read） 讀控制，輸出、三態(tài)、低電平有效 有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù),2. 讀寫控制引腳（續(xù)3）,IO/-M、-WR 和-RD 是最基本的控制信號(hào) 3 者組合后，可產(chǎn)生4種基本的總線操作（周期）,2. 讀寫控制引腳（續(xù)4）,READY 存儲(chǔ)器或I/O口就緒，輸入、高電平有效 在總線操作周期中，8088 CPU會(huì)在第3個(gè)時(shí)鐘周期的前沿測(cè)試該引腳 如

6、果測(cè)到高有效，CPU直接進(jìn)入第4個(gè)時(shí)鐘周期 如果測(cè)到無(wú)效，CPU將插入等待周期Tw CPU在等待周期中仍然要監(jiān)測(cè)READY信號(hào)，有效則進(jìn)入第4個(gè)時(shí)鐘周期，否則繼續(xù)插入等待周期Tw。,2. 讀寫控制引腳（續(xù)5）,-DEN（Data Enable） 數(shù)據(jù)允許，輸出、三態(tài)、低電平有效 有效時(shí)，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來(lái)控制對(duì)數(shù)據(jù)總線的驅(qū)動(dòng) DT/-R（Data Transmit/Receive） 數(shù)據(jù)發(fā)送/接收，輸出、三態(tài) 該信號(hào)表明當(dāng)前總線上數(shù)據(jù)的流向 高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送） 低電平時(shí)數(shù)據(jù)輸入CPU（接收）,2. 讀寫控制引腳（續(xù)6）,-SS0（System Status

7、 0） 最小組態(tài)模式下的狀態(tài)輸出信號(hào) 它與IO/-M和DT/-R一道，通過(guò)編碼指示CPU在最小組態(tài)下的 8 種工作狀態(tài)： 1. 取指（000）5. 中斷響應(yīng)（100） 2. 存儲(chǔ)器讀（001） 6. I/O讀（101） 3. 存儲(chǔ)器寫（010） 7. I/O寫（110） 4. 過(guò)渡狀態(tài)（011） 8. 暫停（111）,與最大組態(tài)對(duì)比,3. 中斷請(qǐng)求和響應(yīng)引腳,INTR（Interrupt Request） 可屏蔽中斷請(qǐng)求，輸入、高電平有效 有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別較低，并可通過(guò)關(guān)中斷指令CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽,3. 中斷請(qǐng)求

8、和響應(yīng)引腳（續(xù)1）,-INTA（Interrupt Acknowledge） 可屏蔽中斷響應(yīng)，輸出、低電平有效 有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 中斷響應(yīng)周期是連續(xù)的兩個(gè)，每個(gè)都發(fā)出有效響應(yīng)信號(hào)，以便通知外設(shè)他們的中斷請(qǐng)求已被響應(yīng)、并令有關(guān)設(shè)備將中斷向量號(hào)送到數(shù)據(jù)總線,3. 中斷請(qǐng)求和響應(yīng)引腳（續(xù)2）,NMI（Non-Maskable Interrupt） 不可屏蔽中斷請(qǐng)求，輸入、上升沿有效 有效時(shí)，表示外界向CPU申請(qǐng)不可屏蔽中斷 該請(qǐng)求的優(yōu)先級(jí)別高于INTR，并且不能在CPU內(nèi)被屏蔽 當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過(guò)他向CPU申請(qǐng)不可屏蔽中斷服務(wù),4

9、. 總線請(qǐng)求和響應(yīng)引腳,HOLD 總線保持（即總線請(qǐng)求），輸入、高電平有效 有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線 該信號(hào)從有效回到無(wú)效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線的控制權(quán),4. 總線請(qǐng)求和響應(yīng)引腳（續(xù)1）,HLDA（HOLD Acknowledge） 總線保持響應(yīng)（即總線響應(yīng)），輸出、高電平有效 有效時(shí)，表示CPU已響應(yīng)總線請(qǐng)求并已將總線釋放此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線 待到總線請(qǐng)求信號(hào)HOLD無(wú)效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線控制權(quán),5. 其它引腳,RE

10、SET 復(fù)位請(qǐng)求，輸入、高電平有效 該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)他再度返回?zé)o效時(shí)，CPU將重新開(kāi)始工作 8088復(fù)位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,5. 其它引腳（續(xù)1）,CLK（Clock） 時(shí)鐘輸入 系統(tǒng)通過(guò)該引腳給CPU提供內(nèi)部定時(shí)信號(hào)。8088的標(biāo)準(zhǔn)工作時(shí)鐘為5MHz IBM PC/XT機(jī)的8088采用了4.77MHz的時(shí)鐘，其周期約為210ns,5. 其它引腳（續(xù)2）,Vcc 電源，向CPU提供5V電源 GND 地，向CPU提供參考地電平 MN/-MX（Minimum/Maximum） 組態(tài)選擇，輸入 接高電平時(shí)，8088引腳工作在

11、最小組態(tài)；反之，8088工作在最大組態(tài),5. 其它引腳（續(xù)3）,-TEST 測(cè)試，輸入、低電平有效 該引腳與WAIT指令配合使用 當(dāng)CPU執(zhí)行WAIT指令時(shí)，它將在每個(gè)時(shí)鐘周期對(duì)該引腳進(jìn)行測(cè)試：如果無(wú)效，則程序踏步并繼續(xù)測(cè)試；如果有效，則程序恢復(fù)運(yùn)行 也就是說(shuō)，WAIT指令使CPU產(chǎn)生等待，直到引腳有效為止 在使用協(xié)處理器8087時(shí)，通過(guò)引腳和WAIT指令，可使8088與8087的操作保持同步,“引腳”小結(jié),CPU引腳是系統(tǒng)總線的基本信號(hào) 可以分成三類信號(hào)： 16位數(shù)據(jù)線：D0D15 20位地址線：A0A19 控制線： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NM

12、I，HOLD、HLDA RESET、CLK、Vcc、GND,有問(wèn)題！,“引腳”提問(wèn),提問(wèn)之一： CPU引腳是如何與外部連接的呢？ 解答：總線形成,提問(wèn)之二： CPU引腳是如何相互配合， 實(shí)現(xiàn)總線操作、控制系統(tǒng)工作的呢？ 解答：總線時(shí)序,2.1.3 最小組態(tài)的總線形成,（1）20位地址總線 采用3個(gè)三態(tài)透明鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng) （2）8位數(shù)據(jù)總線 采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng) （3）系統(tǒng)控制信號(hào) 由8088引腳直接提供,（2） 8位數(shù)據(jù)總線的形成,采用數(shù)據(jù)收發(fā)器8286進(jìn)行雙向驅(qū)動(dòng) Intel 8286是8位三態(tài)雙向緩沖器，類似功能的器件還有Intel 8287、通用數(shù)字集成電路245

13、等 另外，接口電路中也經(jīng)常使用三態(tài)單向緩沖器，例如通用數(shù)字集成電路244就是一個(gè)常用的雙4位三態(tài)單向緩沖器,（3） 系統(tǒng)控制信號(hào)的形成,由8088引腳直接提供 因?yàn)榛镜目刂菩盘?hào)8088引腳中都含有 例如：IO/M*、WR*、RD*等 其它信號(hào)的情況看詳圖,其它,2.1.4 最大組態(tài)的引腳定義,8088的數(shù)據(jù)/地址等引腳在最大組態(tài)與最小組態(tài)時(shí)相同 有些控制信號(hào)不相同，主要是用于輸出操作編碼信號(hào)，由總線控制器8288譯碼產(chǎn)生系統(tǒng)控制信號(hào)： S2*、S1*、S0*3個(gè)狀態(tài)信號(hào) LOCK*總線封鎖信號(hào) QS1、QS0指令隊(duì)列狀態(tài)信號(hào) RQ*/GT0*、RQ*/GT1*2個(gè)總線請(qǐng)求/同意信號(hào),2.1.

14、5 最大組態(tài)的總線形成, 系統(tǒng)地址總線 采用三態(tài)透明鎖存器74LS373和三態(tài)單向緩沖器74LS244 系統(tǒng)數(shù)據(jù)總線 通過(guò)三態(tài)雙向緩沖器74LS245形成和驅(qū)動(dòng) 系統(tǒng)控制總線 主要由總線控制器8288形成 MEMR*、MEMW*、IOR*、IOW*、INTA*,2.2 8088的總線時(shí)序,時(shí)序（Timing）是指信號(hào)高低電平（有效或無(wú)效）變化及相互間的時(shí)間順序關(guān)系。 總線時(shí)序描述CPU引腳如何實(shí)現(xiàn)總線操作 CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí),什么是總線操作？,2.2 8088的總線時(shí)序（續(xù)1）,總線操作是指CPU通過(guò)總線對(duì)外的各種操作 8088的總線操作主要有： 存儲(chǔ)器讀、I/O讀操作 存

15、儲(chǔ)器寫、I/O寫操作 中斷響應(yīng)操作 總線請(qǐng)求及響應(yīng)操作 CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對(duì)外操作的空閑狀態(tài)Ti,什么是總線周期？,2.2 8088的總線時(shí)序（續(xù)2）,總線周期是指CPU通過(guò)總線操作與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換的過(guò)程 指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過(guò)程 8088的基本總線周期需要4個(gè)時(shí)鐘周期 4個(gè)時(shí)鐘周期編號(hào)為T1、T2、T3和T4 總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)” 時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù) 當(dāng)需要延長(zhǎng)總線周期時(shí)需要插入等待狀態(tài)Tw,何時(shí)有總線周期？,演示,2.2 8088的總線時(shí)序（續(xù)3）,任何指令的取指階段都需要

16、存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼 任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫總線周期 只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期 CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線周期,如何實(shí)現(xiàn)同步？,2.2 8088的總線時(shí)序（續(xù)4）,總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵 CPU總線周期采用同步時(shí)序： 各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn) 當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器） CPU與外設(shè)接口常采用異步時(shí)序，它們通過(guò)應(yīng)答聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)同步操作,2.2.1 最小組態(tài)的總

17、線時(shí)序,本節(jié)展開(kāi)微處理器最基本的4種總線周期 存儲(chǔ)器讀總線周期 存儲(chǔ)器寫總線周期 I/O讀總線周期 I/O寫總線周期,存儲(chǔ)器寫總線周期,T1狀態(tài)輸出20位存儲(chǔ)器地址A19A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送,I/O寫總線周期,T1狀態(tài)輸出16位I/O地址A15A0 IO/M*輸出高電平，表示I/O操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài)輸出控制信號(hào)WR*和數(shù)據(jù)D7D0 T3和Tw狀態(tài)檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送

18、,插入等待狀態(tài)Tw,同步時(shí)序通過(guò)插入等待狀態(tài)，來(lái)使速度差別較大的兩部分保持同步 在讀寫總線周期中，判斷是否插入Tw 1. 在T3的前沿檢測(cè)READY引腳是否有效 2. 如果READY無(wú)效，在T3和T4之間插入一個(gè)等效于T3的Tw ，轉(zhuǎn)1 3. 如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài),演示,2.5 微機(jī)系統(tǒng)總線,微機(jī)系統(tǒng)采用總線結(jié)構(gòu)。系統(tǒng)中主要部件通過(guò)系統(tǒng)總線相互連接、實(shí)現(xiàn)數(shù)據(jù)傳輸，并使微機(jī)系統(tǒng)具有組態(tài)靈活、易于擴(kuò)展等諸多優(yōu)點(diǎn) 廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化，便于互連各個(gè)部件時(shí)遵循共同的總線規(guī)范。接口的任一方只需要根據(jù)總線標(biāo)準(zhǔn)的要求來(lái)實(shí)現(xiàn)和完成接口的功能，而不必了解對(duì)方的接口方式。 總線

19、接口也是一種通用的接口技術(shù),2.5.1 微機(jī)總線概述,總線連接方法廣泛用于微機(jī)系統(tǒng)的各個(gè)連接層次上 大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線） 主機(jī)板中微處理器、存儲(chǔ)器及I/O接口電路之間，主機(jī)模板與各種接口模板之間 微機(jī)系統(tǒng)之間以及微機(jī)系統(tǒng)與外部設(shè)備之間,芯片總線（Chip Bus）,一個(gè)大規(guī)模集成電路芯片內(nèi)部，或一個(gè)較小系統(tǒng)中各種不同器件連接在一起的總線；用于芯片級(jí)互連 芯片總線也稱為局部總線（Local Bus） 微處理器的引腳信號(hào)就是芯片總線 微處理器內(nèi)部的控制器、運(yùn)算器、寄存器之間，還有系統(tǒng)主機(jī)板上CPU、存儲(chǔ)器、接口電路等之間通常就是利用芯片級(jí)總線互連的,圖示,內(nèi)總線（Inte

20、rnal Bus）,微機(jī)系統(tǒng)中模板與模板間連接的總線，是微機(jī)系統(tǒng)所特有的總線；用于模板級(jí)互連 內(nèi)總線也被稱為板級(jí)總線或系統(tǒng)總線（System Bus） 多數(shù)已實(shí)現(xiàn)標(biāo)準(zhǔn)化，例如STD總線、ISA總線等。 微機(jī)主板的各種擴(kuò)展插槽多屬于內(nèi)總線,圖示,外總線（External Bus）,微機(jī)系統(tǒng)之間或微機(jī)系統(tǒng)與其外設(shè)通信的總線，用于設(shè)備級(jí)互連 外總線過(guò)去又稱為通信總線，主要指串行通信總線，例如RS-232 現(xiàn)在，外總線的意義常延伸為外設(shè)總線，主要用于連接各種外設(shè) 外總線種類較多，常與特定設(shè)備有關(guān)，例如Centronics并行打印機(jī)總線、IEEE 488智能儀器儀表并行總線（又稱為GPIB總線）,圖示,

21、常見(jiàn)系統(tǒng)總線,在微機(jī)發(fā)展和應(yīng)用中出現(xiàn)了許多種內(nèi)、外總線標(biāo)準(zhǔn) 第一個(gè)標(biāo)準(zhǔn)化的微機(jī)總線S-100總線 面向工業(yè)控制領(lǐng)域的STD總線 32位PC機(jī)上的ISA系統(tǒng)總線、EISA總線、VESA總線、PCI總線、USB總線等,圖示,2.5.2 IBM PC總線,IBM PC總線是IBM PC/XT機(jī)上使用的8位系統(tǒng)總線 有62條信號(hào)線，用雙列插槽連接，分A面（元件面）和B面（焊接面） 實(shí)際上是8088 CPU核心電路總線的擴(kuò)充和重新驅(qū)動(dòng) 與最大組態(tài)下的8088總線相似,,1. 信號(hào)功能,D0D78位雙向數(shù)據(jù)線 A0A1920位輸出地址線 ALE地址鎖存允許，每個(gè)CPU 總線周期的T1 狀態(tài)高電平有效 ME

22、MR*存儲(chǔ)器讀，輸出、低有效 MEMW*存儲(chǔ)器寫，輸出、低有效 IOR*I/O讀，輸出、低有效 IOW*I/O寫，輸出、低有效 I/O CH RDYI/O通道準(zhǔn)備好，輸入、 高有效,1. 信號(hào)功能（續(xù)1）,IRQ2IRQ7中斷請(qǐng)求信號(hào)，輸入、高有效 AEN地址允許信號(hào)，輸出、高有效，用于指示DMA總線周期 DRQ1DRQ3DMA請(qǐng)求信號(hào)，輸入、高有效 DACK0*DACK3*DMA響應(yīng)信號(hào)，輸出、低有效 T/C計(jì)數(shù)結(jié)束信號(hào)，輸出、正脈沖有效,1. 信號(hào)功能（續(xù)2）,RESET復(fù)位信號(hào)，輸出、高有效 IOCHCK*I/O通道校驗(yàn)，輸入、低有效 OSC晶振頻率脈沖，輸出14.31818MHz的主振

23、頻率信號(hào) CLK系統(tǒng)時(shí)鐘，輸出4.77MHz的系統(tǒng)時(shí)鐘信號(hào) 5V、5V、12V、12V、GND電源和地線,第2講教學(xué)要求,1. 了解8088的兩種組態(tài)形式； 2. 掌握最小組態(tài)下的引腳定義、總線形成和總線時(shí)序； 3. 了解最大組態(tài)下的引腳定義、總線形成和總線時(shí)序；,第2講教學(xué)要求（續(xù)）,4. 理解總線及其層次結(jié)構(gòu) 5. 掌握IBM PC總線的引腳及其總線周期。,什么是分時(shí)復(fù)用？,分時(shí)復(fù)用就是一個(gè)引腳在不同的時(shí)刻具有兩個(gè)甚至多個(gè)作用 最常見(jiàn)的總線復(fù)用是數(shù)據(jù)和地址引腳復(fù)用 總線復(fù)用的目的是為了減少對(duì)外引腳個(gè)數(shù) 8088 /8086CPU的數(shù)據(jù)地址線采用了總線復(fù)用方法,最小組態(tài)總線形成,S2*、S1*、S0*的編碼意義,對(duì)比,總線周期,基本總線周期由4個(gè)T狀態(tài)組成：T1、T2、T3、T4 等待時(shí)鐘周期Tw，在總線周期的T3和T4之間插入 空閑時(shí)鐘周期Ti，在兩個(gè)總線周期之間插入,動(dòng)態(tài),各種周期的動(dòng)態(tài)演示,等待狀態(tài),動(dòng)態(tài),等待狀態(tài)Tw的插入,微機(jī)總線層次結(jié)構(gòu)芯片總線,微機(jī)總線層次結(jié)構(gòu)內(nèi)總線,微機(jī)總線層次結(jié)構(gòu)外總線,PC機(jī)上的總線,PCI總線,,,ISA總線,USB總線,課間休息,