計(jì)算機(jī)組成原理-031-33

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1、單擊此處編輯母版標(biāo)題樣式,,,,10/14/2024,計(jì)算機(jī)學(xué)院體系結(jié)構(gòu)中心,第三章 內(nèi)部存儲(chǔ)器,3.1,存儲(chǔ)器概述,,3.2 SRAM,存儲(chǔ)器,,3.3 DRAM,存儲(chǔ)器,,3.4,只讀存儲(chǔ)器和閃速存儲(chǔ)器,,3,.5,,并行存儲(chǔ)器,,3,.6 Cache,存儲(chǔ)器,,,3.1,存儲(chǔ)器概述,,3.1.1,、分類,,按存儲(chǔ)介質(zhì)分類：磁表面,/,半導(dǎo)體存儲(chǔ)器,,按存取方式分類：隨機(jī),/,順序存?。ù艓В?,按讀寫功能分類：,ROM,，,RAM,,RAM,：雙極型,/MOS,,ROM,：,MROM/PROM/EPROM/EEPROM,,按信息的可保存性分類：永久性和非永久性的,,按存儲(chǔ)器系統(tǒng)中的作

2、用分類：主,/,輔,/,緩,/,控,,3.1.2,、存儲(chǔ)器分級(jí)結(jié)構(gòu),,,1,、目前存儲(chǔ)器的特點(diǎn)是：,,速度快的存儲(chǔ)器價(jià)格貴，容量??；,,價(jià)格低的存儲(chǔ)器速度慢，容量大。,,在計(jì)算機(jī)存儲(chǔ)器體系結(jié)構(gòu)設(shè)計(jì)時(shí)，我們希望存儲(chǔ)器系統(tǒng)的性能高、價(jià)格低，那么在存儲(chǔ)器系統(tǒng)設(shè)計(jì)時(shí)，應(yīng)當(dāng)在存儲(chǔ)器容量，速度和價(jià)格方面的因素作折中考慮，建立了分層次的存儲(chǔ)器體系結(jié)構(gòu)如下圖所示。,,,3,.1.2,存儲(chǔ)器分級(jí)結(jié)構(gòu),2,、分級(jí)結(jié)構(gòu),,高速緩沖存儲(chǔ)器簡稱,cache,，它是計(jì)算機(jī)系統(tǒng)中的一個(gè)高速小容量半導(dǎo)體存儲(chǔ)器。,,主存儲(chǔ)器簡稱主存，是計(jì)算機(jī)系統(tǒng)的主要存儲(chǔ)器，用來存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)。,,外存儲(chǔ)器簡稱外存，它是大

3、容量輔助存儲(chǔ)器。,,3,.1.2,存儲(chǔ)器分級(jí)結(jié)構(gòu),分層存儲(chǔ)器系統(tǒng)之間的連接關(guān)系,,,3,.1.3,主存儲(chǔ)器的技術(shù)指標(biāo),字存儲(chǔ)單元,：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。,,字節(jié)存儲(chǔ)單元,：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為字節(jié)地址。,,存儲(chǔ)容量,：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多。,,存取時(shí)間又稱存儲(chǔ)器訪問時(shí)間,：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。通常取寫操作時(shí)間等于讀操作時(shí)間，故稱為存儲(chǔ)器存取時(shí)間。,,存儲(chǔ)周期,：指連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為,ns,

4、。,,存儲(chǔ)器帶寬,：單位時(shí)間里存儲(chǔ)器所存取的信息量，通常以位,/,秒或字節(jié),/,秒做度量單位。,,3.2 SRAM,存儲(chǔ)器,,主存（內(nèi)部存儲(chǔ)器）是半導(dǎo)體存儲(chǔ)器。,,,根據(jù)信息存儲(chǔ)的機(jī)理不同可以分為兩類：,,靜態(tài)讀寫存儲(chǔ)器,(SRAM),：存取速度快,,動(dòng)態(tài)讀寫存儲(chǔ)器,(DRAM),：存儲(chǔ)容量不如,DRAM,大。,,,3.2 SRAM,存儲(chǔ)器,,3.2.1,、基本的靜態(tài)存儲(chǔ)元陣列,,1,、存儲(chǔ)位元,,2,、三組信號(hào)線,,地址線,,數(shù)據(jù)線,,控制線,,3.2 SRAM,存儲(chǔ)器,,3.2.2,、基本的,SRAM,邏輯結(jié)構(gòu),,,SRAM,芯大多采用雙譯碼方式，以便組織更大的存儲(chǔ)容量。采用了二級(jí)譯碼：將

5、地址分成,x,向、,y,向兩部分如圖所示。,,,,3.2 SRAM,存儲(chǔ)器,,,3.2 SRAM,存儲(chǔ)器,,存儲(chǔ)體（,256×128×8,）,,通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)芯片（,32K×1,）中，,32K,位排成,256×128,的矩陣。,8,個(gè)片子就可以構(gòu)成,32KB,。,,地址譯碼器,,采用雙譯碼的方式（減少選擇線的數(shù)目）。,,A0~A7,為行地址譯碼線,,A8~A14,為列地址譯碼線,,圖示說明了一個(gè)采用雙譯碼結(jié)構(gòu)的存儲(chǔ)單元矩陣的譯碼過程,,3.2 SRAM,存儲(chǔ)器,,讀與寫的,互鎖邏輯,,控制信號(hào)中,CS,是片選信號(hào)，,CS,有效時(shí)（低電平），門,G1,、,G2,均被打開

6、。,OE,為讀出使能信號(hào)，,OE,有效時(shí)（低電平），門,G2,開啟，當(dāng)寫命令,WE=1,時(shí)（高電平），門,G1,關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫操作時(shí)，,WE=0,，門,G1,開啟，門,G2,關(guān)閉。注意，門,G1,和,G2,是互鎖的，一個(gè)開啟時(shí)另一個(gè)必定關(guān)閉，這樣保證了讀時(shí)不寫，寫時(shí)不讀。,,3.2 SRAM,存儲(chǔ)器,,3.2.3,、存儲(chǔ)器的讀寫周期,,讀周期,,讀出時(shí)間,Taq,,讀周期時(shí)間,Trc,,寫周期,,寫周期時(shí)間,Twc,,寫時(shí)間,twd,,存取周期,,讀周期時(shí)間,Trc,=,寫時(shí)間,twd,,,,例,1,：圖,3.5(a),是,SRA,的寫入時(shí)序圖。其中,R/W,是讀,/,寫命令控制線

7、，當(dāng),R/W,線為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲(chǔ)器。請(qǐng)指出圖,3.5(a),寫入時(shí)序中的錯(cuò)誤，并畫出正確的寫入時(shí)序圖。,解：點(diǎn)擊上圖,,3,.3 DRAM,存儲(chǔ)器,3.3.1,、,DRAM,存儲(chǔ)位元的記憶原理,,,SRAM,存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而,DRAM,存儲(chǔ)器的存儲(chǔ)位元是由一個(gè),MOS,晶體管和電容器組成的記憶電路，如圖,3.6,所示。,,,3,.3 DRAM,存儲(chǔ)器,1,、,MOS,管做為開關(guān)使用，而所存儲(chǔ)的信息,1,或,0,則是由電容器上的電荷量來體現(xiàn),——,當(dāng)電容器充滿電荷時(shí)，代表存儲(chǔ)了,1,，當(dāng)電容器放電沒有電荷時(shí)，代表存儲(chǔ)了,0

8、,。,,3,.3 DRAM,存儲(chǔ)器,2,、圖,(a),表示寫,1,到存儲(chǔ)位元。此時(shí)輸出緩沖器關(guān)閉、刷新緩沖器關(guān)閉，輸入緩沖器打開（,R/W,為低），輸入數(shù)據(jù),DIN=1,送到存儲(chǔ)元位線上，而行選線為高，打開,MOS,管，于是位線上的高電平給電容器充電，表示存儲(chǔ)了,1,。,,3,.3 DRAM,存儲(chǔ)器,3,、圖,(b),表示寫,0,到存儲(chǔ)位元。此時(shí)輸出緩沖器和刷新緩沖器關(guān)閉，輸入緩沖器打開，輸入數(shù)據(jù),DIN=0,送到存儲(chǔ)元位線上；行選線為高，打開,MOS,管，于是電容上的電荷通過,MOS,管和位線放電，表示存儲(chǔ)了,0,。,,3,.3 DRAM,存儲(chǔ)器,4,、圖,(c),表示從存儲(chǔ)位元讀出,1

9、,。輸入緩沖器和刷新緩沖器關(guān)閉，輸出緩沖器,/,讀放打開（,R/W,為高）。行選線為高，打開,MOS,管，電容上所存儲(chǔ)的,1,送到位線上，通過輸出緩沖器,/,讀出放大器發(fā)送到,DOUT,,即,DOUT=1,。,,3,.3 DRAM,存儲(chǔ)器,5,、圖,(d),表示,(c),讀出,1,后存儲(chǔ)位元重寫,1,。由于,(c),中讀出,1,是破壞性讀出，必須恢復(fù)存儲(chǔ)位元中原存的,1,。此時(shí)輸入緩沖器關(guān)閉，刷新緩沖器打開，輸出緩沖器,/,讀放打開，,DOUT=1,經(jīng)刷新緩沖器送到位線上，再經(jīng),MOS,管寫到電容上。注意，輸入緩沖器與輸出緩沖器總是互鎖的。這是因?yàn)樽x操作和寫操作是互斥的，不會(huì)同時(shí)發(fā)生。,,

10、3,.3 DRAM,存儲(chǔ)器,3.3.2,、,DRAM,芯片的邏輯結(jié)構(gòu),,圖,3.7(a),示出,1M×4,位,DRAM,芯片的管腳圖，其中有兩個(gè)電源腳、兩個(gè)地線腳，為了對(duì)稱，還有一個(gè)空腳（,NC,）。,,圖,3.7(b),是該芯片的邏輯結(jié)構(gòu)圖。與,SRAM,不同的是：,,（,1,）增加了行地址鎖存器和列地址鎖存器。由于,DRAM,存儲(chǔ)器容量很大，地址線寬度相應(yīng)要增加，這勢(shì)必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時(shí)傳送地址碼。若地址總線寬度為,10,位，先傳送地址碼,A0,～,A9,，由行選通信號(hào),RAS,打入到行地址鎖存器；然后傳送地址碼,A10,～,A19,，由列選通信號(hào),

11、CRS,打入到列地址鎖存器。芯片內(nèi)部兩部分合起來，地址線寬度達(dá),20,位，存儲(chǔ)容量為,1M×4,位。,,（,2,）增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路。,DRAM,讀出后必須刷新，而未讀寫的存儲(chǔ)元也要定期刷新，而且要按行刷新，所以刷新計(jì)數(shù)器的長度等于行地址鎖存器。刷新操作與讀,/,寫操作是交替進(jìn)行的，所以通過,2,選,1,多路開關(guān)來提供刷新行地址或正常讀,/,寫的行地址。,,3,.3 DRAM,存儲(chǔ)器,,,3,.3 DRAM,存儲(chǔ)器,3.3.3,、讀,/,寫周期,,讀周期、寫周期的定義是從行選通信號(hào),RAS,下降沿開始，到下一個(gè),RAS,信號(hào)的下降沿為止的時(shí)間，也就是連續(xù)兩個(gè)讀周期的時(shí)間間隔。通常

12、為控制方便，讀周期和寫周期時(shí)間相等。,,,3,.3 DRAM,存儲(chǔ)器,,,3.3.4 DRAM,的刷新,,動(dòng)態(tài),MOS,存儲(chǔ)器采用“讀出”方式進(jìn)行刷新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束到下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔叫刷新周期。,,,常用的刷新方式有三種：,,集中式,,分散式,,異步式,,3,.3 DRAM,存儲(chǔ)器,,集中式刷新,：在整個(gè)刷新間隔內(nèi)，前一段時(shí)間重復(fù)進(jìn)行讀,/,寫周期或維持周期，等到需要進(jìn)行刷新操作時(shí)，便暫停讀,/,寫或維持周期，而逐行刷新整個(gè)存儲(chǔ)器，它適用于高速存儲(chǔ)器。下圖為刷新方式圖。,,,分散式刷新：,把一個(gè)存儲(chǔ)系統(tǒng)周期,t,c,分為兩半，周期前半段時(shí)間,t

13、,m,用來讀,/,寫操作或維持信息，周期后半段時(shí)間,t,r,作為刷新操作時(shí)間。這樣，每經(jīng)過,128,個(gè)系統(tǒng)周期時(shí)間，整個(gè)存儲(chǔ)器便全部刷新一遍。,,異步式刷新,：是前兩種方式的結(jié)合。即對(duì)每一行在,2ms,之內(nèi)相隔平均間隔刷新一次。,,對(duì)主存的訪問,由,CPU,提供行、列地址，隨機(jī)訪問。,2ms,內(nèi)集中安排所有刷新周期。,CPU,訪存：,4.,刷新周期的安排方式,死區(qū),用在實(shí)時(shí)要求不高的場(chǎng)合。,動(dòng)態(tài)芯片刷新：,由刷新地址計(jì)數(shù)器提供行地址，定時(shí)刷新。,（,1,）集中刷新,R/W,刷新,R/W,刷新,2ms,50ns,（,2,）分散刷新,各刷新周期分散安排在存取周期中。,R/W,刷新,R/W,刷新,1

14、00ns,用在低速系統(tǒng)中。,,2ms,（,3,）異步刷新,例,.,各刷新周期分散安排在,2ms,內(nèi)。,用在大多數(shù)計(jì)算機(jī)中。,每隔一段時(shí)間刷新一行。,128,行,≈,15.6,微秒,每隔,15.6,微秒提一次刷新請(qǐng)求，刷新一行；,2,毫秒內(nèi)刷新完所有行。,R/W,刷新,R/W,刷新,R/W,R/W,R/W,15.6,微秒,15.6,微秒,15.6,微秒,刷新請(qǐng)求,刷新請(qǐng)求,（,DMA,請(qǐng)求）,（,DMA,請(qǐng)求）,,,CPU,對(duì)存儲(chǔ)器進(jìn)行讀,/,寫操作，首先由地址總線給出地址信號(hào)，然后要對(duì)存儲(chǔ)器發(fā)出讀操作或?qū)懖僮鞯目刂菩盘?hào)，最后在數(shù)據(jù)總線上進(jìn)行信息交流。所以，存儲(chǔ)器與,CPU,之間，要完成,:,,

15、①,地址線的連接；,,,②,數(shù)據(jù)線的連接；,,,③,控制線的連接。,,,,,存儲(chǔ)器芯片的容量是有限的,,,為了滿足實(shí)際存儲(chǔ)器的容量要求，需要對(duì)存儲(chǔ)器進(jìn)行擴(kuò)展。,存儲(chǔ)器與,CPU,連接,,3.4.5,、存儲(chǔ)器容量的擴(kuò)充,,8K,×,1,位擴(kuò)展組成的,8K,×,8,RAM,,8,,,7,,6,,5,,4,,3,,2,,8k×1,,中央,,處理器,,,CPU,,,A0,,A12,,,D0,,:,,:,,D7,…,位擴(kuò)展法,：只加長每個(gè)存儲(chǔ)單元的字長，而不增加存儲(chǔ)單元的數(shù)量,演示,,,,,A15,,A14,,,CPU,,,A0,,,A13,,,,,WE,,,D0~D7,2:4,,譯碼器,,CE,,16

16、K×8,,,WE,,CE,,16K×8,,,WE,,CE,,16K×8,,,WE,,CE,,16K×8,,,WE,16K,×,8,字?jǐn)U展法組成,64K,×,8,RAM,…,,11,,10,,01,,00,字?jǐn)U展法,：僅增加存儲(chǔ)單元的數(shù)量，而各單元的位數(shù)不變,演示,,字位同時(shí)擴(kuò)展：,2114,存儲(chǔ)芯片,1K,×,4,擴(kuò)展成,2K,×,8,存儲(chǔ)器,D4--D7,,D3--D0,,,A0,,A1,,…,,A9,,,WE,,,CPU,,A10,,,2114,,,CS R/W,,,2114,,,CS R/W,,,2114,,,CS R/W,,,2114,,,CS R/W,字位同時(shí)擴(kuò)展法,：既增加存儲(chǔ)單元

17、的數(shù)量，也加長各單元的位數(shù),,存儲(chǔ)器系統(tǒng)的存儲(chǔ)容量：,M×N,位,,使用芯片的存儲(chǔ)容量：,L×K,位,(L≤M,，,K≤N),,需要存儲(chǔ)器芯片個(gè)數(shù)：,(M×N)/(L×K),,[,例,],： 利用,2K×4,位的存儲(chǔ)芯片，組成,16K×8,位的存儲(chǔ)器，共需要多少塊芯片？,,,[,解,],：（,16K×8,）,/,（,2K×4,）＝,8×2,＝,16,,即：共需,16,塊芯片。,(,既需要位擴(kuò)展，又需要字?jǐn)U展,）,,[,又例,],：利用,1K×4,位的存儲(chǔ)芯片，組成,2K×8,位的存儲(chǔ)器，共需要芯片數(shù)：,,（,2K×8,）,/,（,1K×4,）,= 2×2=4,字、位同時(shí)擴(kuò)展,法,:,,3,.3

18、 DRAM,存儲(chǔ)器,3,、存儲(chǔ)器模塊條,,存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場(chǎng)。這種模塊條常稱為內(nèi)存條，它們是在一個(gè)條狀形的小印制電路板上，用一定數(shù)量的存儲(chǔ)器芯片，組成一個(gè)存儲(chǔ)容量固定的存儲(chǔ)模塊。如圖所示。,,內(nèi)存條有,30,腳、,72,腳、,100,腳、,144,腳、,168,腳等多種形式。,,30,腳內(nèi)存條設(shè)計(jì)成,8,位數(shù)據(jù)線，存儲(chǔ)容量從,256KB,～,32MB,。,,72,腳內(nèi)存條設(shè)計(jì)成,32,位數(shù)據(jù)總線,,100,腳以上內(nèi)存條既用于,32,位數(shù)據(jù)總線又用于,64,位數(shù)據(jù)總線，存儲(chǔ)容量從,4MB,～,512MB,。,,3,.3 DRAM,存儲(chǔ)器,3.3.6,、高級(jí)的,DRAM,結(jié)構(gòu),,

19、FPM DRAM,：,快速頁模式動(dòng)態(tài)存儲(chǔ)器,，它是根據(jù)程序的局部性原理來實(shí)現(xiàn)的。讀周期和寫周期中，為了尋找一個(gè)確定的存儲(chǔ)單元地址，首先由低電平的行選通信號(hào),RAS,確定行地址，然后由低電平的列選信號(hào),CAS,確定列地址。下一次尋找操作，也是由,RAS,選定行地址，,CAS,選定列地址，依此類推，如下圖所示。,,3,.3 DRAM,存儲(chǔ)器,CDRAM,帶高速緩沖存儲(chǔ)器（,cache,）的動(dòng)態(tài)存儲(chǔ)器，,它是在通常的,DRAM,芯片內(nèi)又集成了一個(gè)小容量的,SRAM,，從而使,DRAM,芯片的性能得到顯著改進(jìn)。如圖所示出,1M×4,位,CDRAM,芯片的結(jié)構(gòu)框圖，其中,SRAM,為,512×4,位。,

20、,3,.3 DRAM,存儲(chǔ)器,SDRAM,同步型動(dòng)態(tài)存儲(chǔ)器,。計(jì)算機(jī)系統(tǒng)中的,CPU,使用的是系統(tǒng)時(shí)鐘，,SDRAM,的操作要求與系統(tǒng)時(shí)鐘相同步，在系統(tǒng)時(shí)鐘的控制下從,CPU,獲得地址、數(shù)據(jù)和控制信息。換句話說，它與,CPU,的數(shù)據(jù)交換同步于外部的系統(tǒng)時(shí)鐘信號(hào)，并且以,CPU/,存儲(chǔ)器總線的最高速度運(yùn)行，而不需要插入等待狀態(tài)。,,,3,.3 DRAM,存儲(chǔ)器,[,例,4] CDRAM,內(nèi)存條組成實(shí)例。,,一片,CDRAM,的容量為,1M×4,位，,8,片這樣的芯片可組成,1M×32,位,4MB,的存儲(chǔ)模塊，其組成如下圖所示。,,,,,,3,.3 DRAM,存儲(chǔ)器,3.3.7,、,DRAM,主

21、存讀,/,寫的正確性校驗(yàn),,,DRAM,通常用做主存儲(chǔ)器，其讀寫操作的正確性與可靠性至關(guān)重要。為此除了正常的數(shù)據(jù)位寬度，還增加了附加位，用于讀,/,寫操作正確性校驗(yàn)。增加的附加位也要同數(shù)據(jù)位一起寫入,DRAM,中保存。其原理如圖所示。,,,3,.4,只讀存儲(chǔ)器和閃速存儲(chǔ)器,一、,只讀存儲(chǔ)器,,,ROM,叫做只讀存儲(chǔ)器。顧名思義，只讀的意思是在它工作時(shí)只能讀出，不能寫入。然而其中存儲(chǔ)的原始數(shù)據(jù)，必須在它工作以前寫入。只讀存儲(chǔ)器由于工作可靠，保密性強(qiáng)，在計(jì)算機(jī)系統(tǒng)中得到廣泛的應(yīng)用。主要有兩類：,,掩模,ROM,：掩模,ROM,實(shí)際上是一個(gè)存儲(chǔ)內(nèi)容固定的,ROM,，由生產(chǎn)廠家提供產(chǎn)品。,,可編程,ROM,：用戶后寫入內(nèi)容，有些可以多次寫入。,,一次性編程的,PROM,,多次編程的,EPROM,和,E,2,PROM,。,,3,.4,只讀存儲(chǔ)器和閃速存儲(chǔ)器,1,、掩模,ROM,掩模,ROM,的陣列結(jié)構(gòu)和存儲(chǔ)元,,,3,.4,只讀存儲(chǔ)器和閃速存儲(chǔ)器,2,、掩模,ROM,的邏輯符號(hào)和內(nèi)部邏輯框圖,,,,3,.4,只讀存儲(chǔ)器和閃速存儲(chǔ)器,3,、可編程,ROM,,,,EPROM,叫做光擦除可編程可讀存儲(chǔ)器。它的存儲(chǔ)內(nèi)容可以根據(jù)需要寫入，當(dāng)需要更新時(shí)將原存儲(chǔ)內(nèi)容抹去，再寫入新的內(nèi)容。,,,,現(xiàn)以浮柵雪崩注入型,MOS,管為存儲(chǔ)元的,EPROM,為例進(jìn)行說明，結(jié)構(gòu)如圖所示。,,