計算機組成原理-031-33

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1、單擊此處編輯母版標題樣式,,,,10/14/2024,計算機學院體系結構中心,第三章 內部存儲器,3.1,存儲器概述,,3.2 SRAM,存儲器,,3.3 DRAM,存儲器,,3.4,只讀存儲器和閃速存儲器,,3,.5,,并行存儲器,,3,.6 Cache,存儲器,,,3.1,存儲器概述,,3.1.1,、分類,,按存儲介質分類：磁表面,/,半導體存儲器,,按存取方式分類：隨機,/,順序存?。ù艓В?,按讀寫功能分類：,ROM,，,RAM,,RAM,：雙極型,/MOS,,ROM,：,MROM/PROM/EPROM/EEPROM,,按信息的可保存性分類：永久性和非永久性的,,按存儲器系統(tǒng)中的作

2、用分類：主,/,輔,/,緩,/,控,,3.1.2,、存儲器分級結構,,,1,、目前存儲器的特點是：,,速度快的存儲器價格貴，容量?。?,價格低的存儲器速度慢，容量大。,,在計算機存儲器體系結構設計時，我們希望存儲器系統(tǒng)的性能高、價格低，那么在存儲器系統(tǒng)設計時，應當在存儲器容量，速度和價格方面的因素作折中考慮，建立了分層次的存儲器體系結構如下圖所示。,,,3,.1.2,存儲器分級結構,2,、分級結構,,高速緩沖存儲器簡稱,cache,，它是計算機系統(tǒng)中的一個高速小容量半導體存儲器。,,主存儲器簡稱主存，是計算機系統(tǒng)的主要存儲器，用來存放計算機運行期間的大量程序和數(shù)據。,,外存儲器簡稱外存，它是大

3、容量輔助存儲器。,,3,.1.2,存儲器分級結構,分層存儲器系統(tǒng)之間的連接關系,,,3,.1.3,主存儲器的技術指標,字存儲單元,：存放一個機器字的存儲單元，相應的單元地址叫字地址。,,字節(jié)存儲單元,：存放一個字節(jié)的單元，相應的地址稱為字節(jié)地址。,,存儲容量,：指一個存儲器中可以容納的存儲單元總數(shù)。存儲容量越大，能存儲的信息就越多。,,存取時間又稱存儲器訪問時間,：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據讀出到數(shù)據總線上所經歷的時間。通常取寫操作時間等于讀操作時間，故稱為存儲器存取時間。,,存儲周期,：指連續(xù)啟動兩次讀操作所需間隔的最小時間。通常，存儲周期略大于存取時間，其時間單位為,ns,

4、。,,存儲器帶寬,：單位時間里存儲器所存取的信息量，通常以位,/,秒或字節(jié),/,秒做度量單位。,,3.2 SRAM,存儲器,,主存（內部存儲器）是半導體存儲器。,,,根據信息存儲的機理不同可以分為兩類：,,靜態(tài)讀寫存儲器,(SRAM),：存取速度快,,動態(tài)讀寫存儲器,(DRAM),：存儲容量不如,DRAM,大。,,,3.2 SRAM,存儲器,,3.2.1,、基本的靜態(tài)存儲元陣列,,1,、存儲位元,,2,、三組信號線,,地址線,,數(shù)據線,,控制線,,3.2 SRAM,存儲器,,3.2.2,、基本的,SRAM,邏輯結構,,,SRAM,芯大多采用雙譯碼方式，以便組織更大的存儲容量。采用了二級譯碼：將

5、地址分成,x,向、,y,向兩部分如圖所示。,,,,3.2 SRAM,存儲器,,,3.2 SRAM,存儲器,,存儲體（,256×128×8,）,,通常把各個字的同一個字的同一位集成在一個芯片（,32K×1,）中，,32K,位排成,256×128,的矩陣。,8,個片子就可以構成,32KB,。,,地址譯碼器,,采用雙譯碼的方式（減少選擇線的數(shù)目）。,,A0~A7,為行地址譯碼線,,A8~A14,為列地址譯碼線,,圖示說明了一個采用雙譯碼結構的存儲單元矩陣的譯碼過程,,3.2 SRAM,存儲器,,讀與寫的,互鎖邏輯,,控制信號中,CS,是片選信號，,CS,有效時（低電平），門,G1,、,G2,均被打開

6、。,OE,為讀出使能信號，,OE,有效時（低電平），門,G2,開啟，當寫命令,WE=1,時（高電平），門,G1,關閉，存儲器進行讀操作。寫操作時，,WE=0,，門,G1,開啟，門,G2,關閉。注意，門,G1,和,G2,是互鎖的，一個開啟時另一個必定關閉，這樣保證了讀時不寫，寫時不讀。,,3.2 SRAM,存儲器,,3.2.3,、存儲器的讀寫周期,,讀周期,,讀出時間,Taq,,讀周期時間,Trc,,寫周期,,寫周期時間,Twc,,寫時間,twd,,存取周期,,讀周期時間,Trc,=,寫時間,twd,,,,例,1,：圖,3.5(a),是,SRA,的寫入時序圖。其中,R/W,是讀,/,寫命令控制線

7、，當,R/W,線為低電平時，存儲器按給定地址把數(shù)據線上的數(shù)據寫入存儲器。請指出圖,3.5(a),寫入時序中的錯誤，并畫出正確的寫入時序圖。,解：點擊上圖,,3,.3 DRAM,存儲器,3.3.1,、,DRAM,存儲位元的記憶原理,,,SRAM,存儲器的存儲位元是一個觸發(fā)器，它具有兩個穩(wěn)定的狀態(tài)。而,DRAM,存儲器的存儲位元是由一個,MOS,晶體管和電容器組成的記憶電路，如圖,3.6,所示。,,,3,.3 DRAM,存儲器,1,、,MOS,管做為開關使用，而所存儲的信息,1,或,0,則是由電容器上的電荷量來體現(xiàn),——,當電容器充滿電荷時，代表存儲了,1,，當電容器放電沒有電荷時，代表存儲了,0

8、,。,,3,.3 DRAM,存儲器,2,、圖,(a),表示寫,1,到存儲位元。此時輸出緩沖器關閉、刷新緩沖器關閉，輸入緩沖器打開（,R/W,為低），輸入數(shù)據,DIN=1,送到存儲元位線上，而行選線為高，打開,MOS,管，于是位線上的高電平給電容器充電，表示存儲了,1,。,,3,.3 DRAM,存儲器,3,、圖,(b),表示寫,0,到存儲位元。此時輸出緩沖器和刷新緩沖器關閉，輸入緩沖器打開，輸入數(shù)據,DIN=0,送到存儲元位線上；行選線為高，打開,MOS,管，于是電容上的電荷通過,MOS,管和位線放電，表示存儲了,0,。,,3,.3 DRAM,存儲器,4,、圖,(c),表示從存儲位元讀出,1

9、,。輸入緩沖器和刷新緩沖器關閉，輸出緩沖器,/,讀放打開（,R/W,為高）。行選線為高，打開,MOS,管，電容上所存儲的,1,送到位線上，通過輸出緩沖器,/,讀出放大器發(fā)送到,DOUT,,即,DOUT=1,。,,3,.3 DRAM,存儲器,5,、圖,(d),表示,(c),讀出,1,后存儲位元重寫,1,。由于,(c),中讀出,1,是破壞性讀出，必須恢復存儲位元中原存的,1,。此時輸入緩沖器關閉，刷新緩沖器打開，輸出緩沖器,/,讀放打開，,DOUT=1,經刷新緩沖器送到位線上，再經,MOS,管寫到電容上。注意，輸入緩沖器與輸出緩沖器總是互鎖的。這是因為讀操作和寫操作是互斥的，不會同時發(fā)生。,,

10、3,.3 DRAM,存儲器,3.3.2,、,DRAM,芯片的邏輯結構,,圖,3.7(a),示出,1M×4,位,DRAM,芯片的管腳圖，其中有兩個電源腳、兩個地線腳，為了對稱，還有一個空腳（,NC,）。,,圖,3.7(b),是該芯片的邏輯結構圖。與,SRAM,不同的是：,,（,1,）增加了行地址鎖存器和列地址鎖存器。由于,DRAM,存儲器容量很大，地址線寬度相應要增加，這勢必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時傳送地址碼。若地址總線寬度為,10,位，先傳送地址碼,A0,～,A9,，由行選通信號,RAS,打入到行地址鎖存器；然后傳送地址碼,A10,～,A19,，由列選通信號,

11、CRS,打入到列地址鎖存器。芯片內部兩部分合起來，地址線寬度達,20,位，存儲容量為,1M×4,位。,,（,2,）增加了刷新計數(shù)器和相應的控制電路。,DRAM,讀出后必須刷新，而未讀寫的存儲元也要定期刷新，而且要按行刷新，所以刷新計數(shù)器的長度等于行地址鎖存器。刷新操作與讀,/,寫操作是交替進行的，所以通過,2,選,1,多路開關來提供刷新行地址或正常讀,/,寫的行地址。,,3,.3 DRAM,存儲器,,,3,.3 DRAM,存儲器,3.3.3,、讀,/,寫周期,,讀周期、寫周期的定義是從行選通信號,RAS,下降沿開始，到下一個,RAS,信號的下降沿為止的時間，也就是連續(xù)兩個讀周期的時間間隔。通常

12、為控制方便，讀周期和寫周期時間相等。,,,3,.3 DRAM,存儲器,,,3.3.4 DRAM,的刷新,,動態(tài),MOS,存儲器采用“讀出”方式進行刷新。從上一次對整個存儲器刷新結束到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔叫刷新周期。,,,常用的刷新方式有三種：,,集中式,,分散式,,異步式,,3,.3 DRAM,存儲器,,集中式刷新,：在整個刷新間隔內，前一段時間重復進行讀,/,寫周期或維持周期，等到需要進行刷新操作時，便暫停讀,/,寫或維持周期，而逐行刷新整個存儲器，它適用于高速存儲器。下圖為刷新方式圖。,,,分散式刷新：,把一個存儲系統(tǒng)周期,t,c,分為兩半，周期前半段時間,t

13、,m,用來讀,/,寫操作或維持信息，周期后半段時間,t,r,作為刷新操作時間。這樣，每經過,128,個系統(tǒng)周期時間，整個存儲器便全部刷新一遍。,,異步式刷新,：是前兩種方式的結合。即對每一行在,2ms,之內相隔平均間隔刷新一次。,,對主存的訪問,由,CPU,提供行、列地址，隨機訪問。,2ms,內集中安排所有刷新周期。,CPU,訪存：,4.,刷新周期的安排方式,死區(qū),用在實時要求不高的場合。,動態(tài)芯片刷新：,由刷新地址計數(shù)器提供行地址，定時刷新。,（,1,）集中刷新,R/W,刷新,R/W,刷新,2ms,50ns,（,2,）分散刷新,各刷新周期分散安排在存取周期中。,R/W,刷新,R/W,刷新,1

14、00ns,用在低速系統(tǒng)中。,,2ms,（,3,）異步刷新,例,.,各刷新周期分散安排在,2ms,內。,用在大多數(shù)計算機中。,每隔一段時間刷新一行。,128,行,≈,15.6,微秒,每隔,15.6,微秒提一次刷新請求，刷新一行；,2,毫秒內刷新完所有行。,R/W,刷新,R/W,刷新,R/W,R/W,R/W,15.6,微秒,15.6,微秒,15.6,微秒,刷新請求,刷新請求,（,DMA,請求）,（,DMA,請求）,,,CPU,對存儲器進行讀,/,寫操作，首先由地址總線給出地址信號，然后要對存儲器發(fā)出讀操作或寫操作的控制信號，最后在數(shù)據總線上進行信息交流。所以，存儲器與,CPU,之間，要完成,:,,

15、①,地址線的連接；,,,②,數(shù)據線的連接；,,,③,控制線的連接。,,,,,存儲器芯片的容量是有限的,,,為了滿足實際存儲器的容量要求，需要對存儲器進行擴展。,存儲器與,CPU,連接,,3.4.5,、存儲器容量的擴充,,8K,×,1,位擴展組成的,8K,×,8,RAM,,8,,,7,,6,,5,,4,,3,,2,,8k×1,,中央,,處理器,,,CPU,,,A0,,A12,,,D0,,:,,:,,D7,…,位擴展法,：只加長每個存儲單元的字長，而不增加存儲單元的數(shù)量,演示,,,,,A15,,A14,,,CPU,,,A0,,,A13,,,,,WE,,,D0~D7,2:4,,譯碼器,,CE,,16

16、K×8,,,WE,,CE,,16K×8,,,WE,,CE,,16K×8,,,WE,,CE,,16K×8,,,WE,16K,×,8,字擴展法組成,64K,×,8,RAM,…,,11,,10,,01,,00,字擴展法,：僅增加存儲單元的數(shù)量，而各單元的位數(shù)不變,演示,,字位同時擴展：,2114,存儲芯片,1K,×,4,擴展成,2K,×,8,存儲器,D4--D7,,D3--D0,,,A0,,A1,,…,,A9,,,WE,,,CPU,,A10,,,2114,,,CS R/W,,,2114,,,CS R/W,,,2114,,,CS R/W,,,2114,,,CS R/W,字位同時擴展法,：既增加存儲單元

17、的數(shù)量，也加長各單元的位數(shù),,存儲器系統(tǒng)的存儲容量：,M×N,位,,使用芯片的存儲容量：,L×K,位,(L≤M,，,K≤N),,需要存儲器芯片個數(shù)：,(M×N)/(L×K),,[,例,],： 利用,2K×4,位的存儲芯片，組成,16K×8,位的存儲器，共需要多少塊芯片？,,,[,解,],：（,16K×8,）,/,（,2K×4,）＝,8×2,＝,16,,即：共需,16,塊芯片。,(,既需要位擴展，又需要字擴展,）,,[,又例,],：利用,1K×4,位的存儲芯片，組成,2K×8,位的存儲器，共需要芯片數(shù)：,,（,2K×8,）,/,（,1K×4,）,= 2×2=4,字、位同時擴展,法,:,,3,.3

18、 DRAM,存儲器,3,、存儲器模塊條,,存儲器通常以插槽用模塊條形式供應市場。這種模塊條常稱為內存條，它們是在一個條狀形的小印制電路板上，用一定數(shù)量的存儲器芯片，組成一個存儲容量固定的存儲模塊。如圖所示。,,內存條有,30,腳、,72,腳、,100,腳、,144,腳、,168,腳等多種形式。,,30,腳內存條設計成,8,位數(shù)據線，存儲容量從,256KB,～,32MB,。,,72,腳內存條設計成,32,位數(shù)據總線,,100,腳以上內存條既用于,32,位數(shù)據總線又用于,64,位數(shù)據總線，存儲容量從,4MB,～,512MB,。,,3,.3 DRAM,存儲器,3.3.6,、高級的,DRAM,結構,,

19、FPM DRAM,：,快速頁模式動態(tài)存儲器,，它是根據程序的局部性原理來實現(xiàn)的。讀周期和寫周期中，為了尋找一個確定的存儲單元地址，首先由低電平的行選通信號,RAS,確定行地址，然后由低電平的列選信號,CAS,確定列地址。下一次尋找操作，也是由,RAS,選定行地址，,CAS,選定列地址，依此類推，如下圖所示。,,3,.3 DRAM,存儲器,CDRAM,帶高速緩沖存儲器（,cache,）的動態(tài)存儲器，,它是在通常的,DRAM,芯片內又集成了一個小容量的,SRAM,，從而使,DRAM,芯片的性能得到顯著改進。如圖所示出,1M×4,位,CDRAM,芯片的結構框圖，其中,SRAM,為,512×4,位。,

20、,3,.3 DRAM,存儲器,SDRAM,同步型動態(tài)存儲器,。計算機系統(tǒng)中的,CPU,使用的是系統(tǒng)時鐘，,SDRAM,的操作要求與系統(tǒng)時鐘相同步，在系統(tǒng)時鐘的控制下從,CPU,獲得地址、數(shù)據和控制信息。換句話說，它與,CPU,的數(shù)據交換同步于外部的系統(tǒng)時鐘信號，并且以,CPU/,存儲器總線的最高速度運行，而不需要插入等待狀態(tài)。,,,3,.3 DRAM,存儲器,[,例,4] CDRAM,內存條組成實例。,,一片,CDRAM,的容量為,1M×4,位，,8,片這樣的芯片可組成,1M×32,位,4MB,的存儲模塊，其組成如下圖所示。,,,,,,3,.3 DRAM,存儲器,3.3.7,、,DRAM,主

21、存讀,/,寫的正確性校驗,,,DRAM,通常用做主存儲器，其讀寫操作的正確性與可靠性至關重要。為此除了正常的數(shù)據位寬度，還增加了附加位，用于讀,/,寫操作正確性校驗。增加的附加位也要同數(shù)據位一起寫入,DRAM,中保存。其原理如圖所示。,,,3,.4,只讀存儲器和閃速存儲器,一、,只讀存儲器,,,ROM,叫做只讀存儲器。顧名思義，只讀的意思是在它工作時只能讀出，不能寫入。然而其中存儲的原始數(shù)據，必須在它工作以前寫入。只讀存儲器由于工作可靠，保密性強，在計算機系統(tǒng)中得到廣泛的應用。主要有兩類：,,掩模,ROM,：掩模,ROM,實際上是一個存儲內容固定的,ROM,，由生產廠家提供產品。,,可編程,ROM,：用戶后寫入內容，有些可以多次寫入。,,一次性編程的,PROM,,多次編程的,EPROM,和,E,2,PROM,。,,3,.4,只讀存儲器和閃速存儲器,1,、掩模,ROM,掩模,ROM,的陣列結構和存儲元,,,3,.4,只讀存儲器和閃速存儲器,2,、掩模,ROM,的邏輯符號和內部邏輯框圖,,,,3,.4,只讀存儲器和閃速存儲器,3,、可編程,ROM,,,,EPROM,叫做光擦除可編程可讀存儲器。它的存儲內容可以根據需要寫入，當需要更新時將原存儲內容抹去，再寫入新的內容。,,,,現(xiàn)以浮柵雪崩注入型,MOS,管為存儲元的,EPROM,為例進行說明，結構如圖所示。,,